Classic Timing Analyzer report for single_cycle_datapath
Sun Dec 02 19:55:10 2007
Quartus II Version 7.2 Build 151 09/26/2007 SJ Full Version


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; Table of Contents ;
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  1. Legal Notice
  2. Timing Analyzer Summary
  3. Timing Analyzer Settings
  4. Clock Settings Summary
  5. Clock Setup: 'Key_0'
  6. Clock Setup: 'FPGA_Clock'
  7. Clock Hold: 'Key_0'
  8. Clock Hold: 'FPGA_Clock'
  9. tsu
 10. tco
 11. tpd
 12. th
 13. Timing Analyzer Messages



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; Legal Notice ;
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and other software and tools, and its AMPP partner logic 
functions, and any output files from any of the foregoing 
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; Timing Analyzer Summary                                                                                                                                                                                                                          ;
+------------------------------+------------+-----------------------------------+----------------------------------+---------------------------------------------+----------------------------------------+------------+------------+--------------+
; Type                         ; Slack      ; Required Time                     ; Actual Time                      ; From                                        ; To                                     ; From Clock ; To Clock   ; Failed Paths ;
+------------------------------+------------+-----------------------------------+----------------------------------+---------------------------------------------+----------------------------------------+------------+------------+--------------+
; Worst-case tsu               ; N/A        ; None                              ; 7.479 ns                         ; Key_0                                       ; Data_Memory:inst26|sram_write_data[14] ; --         ; FPGA_Clock ; 0            ;
; Worst-case tco               ; N/A        ; None                              ; 39.250 ns                        ; PC_Register:inst2|PC_out[6]                 ; Hex3_C                                 ; Key_0      ; --         ; 0            ;
; Worst-case tpd               ; N/A        ; None                              ; 25.002 ns                        ; Key_2                                       ; Hex1_F                                 ; --         ; --         ; 0            ;
; Worst-case th                ; N/A        ; None                              ; -4.359 ns                        ; SRAM_Data[14]                               ; Data_Memory:inst26|CPU_read_data[30]   ; --         ; FPGA_Clock ; 0            ;
; Clock Setup: 'FPGA_Clock'    ; 16.213 ns  ; 50.00 MHz ( period = 20.000 ns )  ; 264.06 MHz ( period = 3.787 ns ) ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[2]     ; FPGA_Clock ; FPGA_Clock ; 0            ;
; Clock Setup: 'Key_0'         ; 970.887 ns ; 1.00 MHz ( period = 1000.000 ns ) ; 34.35 MHz ( period = 29.113 ns ) ; PC_Register:inst2|PC_out[6]                 ; Register_File:inst29|registers~1934    ; Key_0      ; Key_0      ; 0            ;
; Clock Hold: 'FPGA_Clock'     ; 0.445 ns   ; 50.00 MHz ( period = 20.000 ns )  ; N/A                              ; Data_Memory:inst26|sram_address[0]          ; Data_Memory:inst26|sram_address[0]     ; FPGA_Clock ; FPGA_Clock ; 0            ;
; Clock Hold: 'Key_0'          ; 1.448 ns   ; 1.00 MHz ( period = 1000.000 ns ) ; N/A                              ; PC_Register:inst2|PC_out[30]                ; PC_Register:inst2|PC_out[30]           ; Key_0      ; Key_0      ; 0            ;
; Total number of failed paths ;            ;                                   ;                                  ;                                             ;                                        ;            ;            ; 0            ;
+------------------------------+------------+-----------------------------------+----------------------------------+---------------------------------------------+----------------------------------------+------------+------------+--------------+


+-----------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings                                                                                              ;
+----------------------------------------------------------------+--------------------+------+------------+-------------+
; Option                                                         ; Setting            ; From ; To         ; Entity Name ;
+----------------------------------------------------------------+--------------------+------+------------+-------------+
; Device Name                                                    ; EP2C20F484C7       ;      ;            ;             ;
; Timing Models                                                  ; Final              ;      ;            ;             ;
; Default hold multicycle                                        ; Same as Multicycle ;      ;            ;             ;
; Cut paths between unrelated clock domains                      ; On                 ;      ;            ;             ;
; Cut off read during write signal paths                         ; On                 ;      ;            ;             ;
; Cut off feedback from I/O pins                                 ; On                 ;      ;            ;             ;
; Report Combined Fast/Slow Timing                               ; Off                ;      ;            ;             ;
; Ignore Clock Settings                                          ; Off                ;      ;            ;             ;
; Analyze latches as synchronous elements                        ; On                 ;      ;            ;             ;
; Enable Recovery/Removal analysis                               ; Off                ;      ;            ;             ;
; Enable Clock Latency                                           ; Off                ;      ;            ;             ;
; Use TimeQuest Timing Analyzer                                  ; Off                ;      ;            ;             ;
; Number of source nodes to report per destination node          ; 10                 ;      ;            ;             ;
; Number of destination nodes to report                          ; 10                 ;      ;            ;             ;
; Number of paths to report                                      ; 200                ;      ;            ;             ;
; Report Minimum Timing Checks                                   ; Off                ;      ;            ;             ;
; Use Fast Timing Models                                         ; Off                ;      ;            ;             ;
; Report IO Paths Separately                                     ; Off                ;      ;            ;             ;
; Perform Multicorner Analysis                                   ; On                 ;      ;            ;             ;
; Reports the worst-case path for each clock domain and analysis ; Off                ;      ;            ;             ;
; Clock Settings                                                 ; FPGA Clock         ;      ; FPGA_Clock ;             ;
; Clock Settings                                                 ; CPU Clock          ;      ; Key_0      ;             ;
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+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Key_0           ; CPU Clock          ; User Pin ; 1.0 MHz          ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; FPGA_Clock      ; FPGA Clock         ; User Pin ; 50.0 MHz         ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'Key_0'                                                                                                                                                                                                                                                                ;
+-----------------------------------------+-----------------------------------------------------+-----------------------------+-------------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From                        ; To                                        ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+-----------------------------+-------------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; 970.887 ns                              ; 34.35 MHz ( period = 29.113 ns )                    ; PC_Register:inst2|PC_out[6] ; Register_File:inst29|registers~1934       ; Key_0      ; Key_0    ; 1000.000 ns                 ; 999.660 ns                ; 28.773 ns               ;
; 970.892 ns                              ; 34.35 MHz ( period = 29.108 ns )                    ; PC_Register:inst2|PC_out[6] ; Register_File:inst29|registers~1422       ; Key_0      ; Key_0    ; 1000.000 ns                 ; 999.660 ns                ; 28.768 ns               ;
; 971.025 ns                              ; 34.51 MHz ( period = 28.975 ns )                    ; PC_Register:inst2|PC_out[2] ; Register_File:inst29|registers~1934       ; Key_0      ; Key_0    ; 1000.000 ns                 ; 999.660 ns                ; 28.635 ns               ;
; 971.030 ns                              ; 34.52 MHz ( period = 28.970 ns )                    ; PC_Register:inst2|PC_out[2] ; Register_File:inst29|registers~1422       ; Key_0      ; Key_0    ; 1000.000 ns                 ; 999.660 ns                ; 28.630 ns               ;
; 971.094 ns                              ; 34.59 MHz ( period = 28.906 ns )                    ; PC_Register:inst2|PC_out[6] ; Register_File:inst29|registers~1468       ; Key_0      ; Key_0    ; 1000.000 ns                 ; 999.700 ns                ; 28.606 ns               ;
; 971.097 ns                              ; 34.60 MHz ( period = 28.903 ns )                    ; PC_Register:inst2|PC_out[6] ; Register_File:inst29|registers~188        ; Key_0      ; Key_0    ; 1000.000 ns                 ; 999.703 ns                ; 28.606 ns               ;
; 971.164 ns                              ; 34.68 MHz ( period = 28.836 ns )                    ; PC_Register:inst2|PC_out[3] ; Register_File:inst29|registers~1468       ; Key_0      ; Key_0    ; 1000.000 ns                 ; 999.700 ns                ; 28.536 ns               ;
; 971.167 ns                              ; 34.68 MHz ( period = 28.833 ns )                    ; PC_Register:inst2|PC_out[3] ; Register_File:inst29|registers~188        ; Key_0      ; Key_0    ; 1000.000 ns                 ; 999.703 ns                ; 28.536 ns               ;
; 971.232 ns                              ; 34.76 MHz ( period = 28.768 ns )                    ; PC_Register:inst2|PC_out[2] ; Register_File:inst29|registers~1468       ; Key_0      ; Key_0    ; 1000.000 ns                 ; 999.700 ns                ; 28.468 ns               ;
; 971.235 ns                              ; 34.76 MHz ( period = 28.765 ns )                    ; PC_Register:inst2|PC_out[2] ; Register_File:inst29|registers~188        ; Key_0      ; Key_0    ; 1000.000 ns                 ; 999.703 ns                ; 28.468 ns               ;
; 971.236 ns                              ; 34.77 MHz ( period = 28.764 ns )                    ; PC_Register:inst2|PC_out[6] ; Register_File:inst29|registers~876        ; Key_0      ; Key_0    ; 1000.000 ns                 ; 999.682 ns                ; 28.446 ns               ;
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; 972.545 ns                              ; 36.42 MHz ( period = 27.455 ns )                    ; PC_Register:inst2|PC_out[6] ; Register_File:inst29|registers~768        ; Key_0      ; Key_0    ; 1000.000 ns                 ; 999.754 ns                ; 27.209 ns               ;
; 972.547 ns                              ; 36.43 MHz ( period = 27.453 ns )                    ; PC_Register:inst2|PC_out[6] ; Register_File:inst29|registers~1392       ; Key_0      ; Key_0    ; 1000.000 ns                 ; 999.709 ns                ; 27.162 ns               ;
; 972.551 ns                              ; 36.43 MHz ( period = 27.449 ns )                    ; PC_Register:inst2|PC_out[7] ; PC_Register:inst2|PC_out[26]              ; Key_0      ; Key_0    ; 1000.000 ns                 ; 1000.085 ns               ; 27.534 ns               ;
; 972.551 ns                              ; 36.43 MHz ( period = 27.449 ns )                    ; PC_Register:inst2|PC_out[7] ; PC_Register:inst2|PC_out[4]               ; Key_0      ; Key_0    ; 1000.000 ns                 ; 1000.085 ns               ; 27.534 ns               ;
; 972.551 ns                              ; 36.43 MHz ( period = 27.449 ns )                    ; PC_Register:inst2|PC_out[7] ; PC_Register:inst2|PC_out[3]               ; Key_0      ; Key_0    ; 1000.000 ns                 ; 1000.085 ns               ; 27.534 ns               ;
; 972.551 ns                              ; 36.43 MHz ( period = 27.449 ns )                    ; PC_Register:inst2|PC_out[7] ; PC_Register:inst2|PC_out[2]               ; Key_0      ; Key_0    ; 1000.000 ns                 ; 1000.085 ns               ; 27.534 ns               ;
; 972.551 ns                              ; 36.43 MHz ( period = 27.449 ns )                    ; PC_Register:inst2|PC_out[7] ; PC_Register:inst2|PC_out[6]               ; Key_0      ; Key_0    ; 1000.000 ns                 ; 1000.085 ns               ; 27.534 ns               ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ;                             ;                                           ;            ;          ;                             ;                           ;                         ;
+-----------------------------------------+-----------------------------------------------------+-----------------------------+-------------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'FPGA_Clock'                                                                                                                                                                                                                                           ;
+-----------+-----------------------------------------------+---------------------------------------------+---------------------------------------------+------------+------------+-----------------------------+---------------------------+-------------------------+
; Slack     ; Actual fmax (period)                          ; From                                        ; To                                          ; From Clock ; To Clock   ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------+-----------------------------------------------+---------------------------------------------+---------------------------------------------+------------+------------+-----------------------------+---------------------------+-------------------------+
; 16.213 ns ; 264.06 MHz ( period = 3.787 ns )              ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[2]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.767 ns                 ; 3.554 ns                ;
; 16.213 ns ; 264.06 MHz ( period = 3.787 ns )              ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[3]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.767 ns                 ; 3.554 ns                ;
; 16.213 ns ; 264.06 MHz ( period = 3.787 ns )              ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[5]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.767 ns                 ; 3.554 ns                ;
; 16.481 ns ; 284.17 MHz ( period = 3.519 ns )              ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[2]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.767 ns                 ; 3.286 ns                ;
; 16.481 ns ; 284.17 MHz ( period = 3.519 ns )              ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[3]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.767 ns                 ; 3.286 ns                ;
; 16.481 ns ; 284.17 MHz ( period = 3.519 ns )              ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[5]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.767 ns                 ; 3.286 ns                ;
; 16.485 ns ; 284.50 MHz ( period = 3.515 ns )              ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[4]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.765 ns                 ; 3.280 ns                ;
; 16.485 ns ; 284.50 MHz ( period = 3.515 ns )              ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[6]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.765 ns                 ; 3.280 ns                ;
; 16.485 ns ; 284.50 MHz ( period = 3.515 ns )              ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[7]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.765 ns                 ; 3.280 ns                ;
; 16.485 ns ; 284.50 MHz ( period = 3.515 ns )              ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[8]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.765 ns                 ; 3.280 ns                ;
; 16.485 ns ; 284.50 MHz ( period = 3.515 ns )              ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[9]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.765 ns                 ; 3.280 ns                ;
; 16.505 ns ; 286.12 MHz ( period = 3.495 ns )              ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[1]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.767 ns                 ; 3.262 ns                ;
; 16.506 ns ; 286.20 MHz ( period = 3.494 ns )              ; Data_Memory:inst26|sram_not_oe              ; Data_Memory:inst26|sram_not_oe              ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 3.255 ns                ;
; 16.551 ns ; 289.94 MHz ( period = 3.449 ns )              ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_not_we              ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 3.210 ns                ;
; 16.682 ns ; 301.39 MHz ( period = 3.318 ns )              ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|sram_address[2]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.767 ns                 ; 3.085 ns                ;
; 16.682 ns ; 301.39 MHz ( period = 3.318 ns )              ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|sram_address[3]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.767 ns                 ; 3.085 ns                ;
; 16.682 ns ; 301.39 MHz ( period = 3.318 ns )              ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|sram_address[5]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.767 ns                 ; 3.085 ns                ;
; 16.753 ns ; 307.98 MHz ( period = 3.247 ns )              ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[4]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.765 ns                 ; 3.012 ns                ;
; 16.753 ns ; 307.98 MHz ( period = 3.247 ns )              ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[6]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.765 ns                 ; 3.012 ns                ;
; 16.753 ns ; 307.98 MHz ( period = 3.247 ns )              ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[7]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.765 ns                 ; 3.012 ns                ;
; 16.753 ns ; 307.98 MHz ( period = 3.247 ns )              ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[8]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.765 ns                 ; 3.012 ns                ;
; 16.753 ns ; 307.98 MHz ( period = 3.247 ns )              ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[9]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.765 ns                 ; 3.012 ns                ;
; 16.773 ns ; 309.89 MHz ( period = 3.227 ns )              ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[1]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.767 ns                 ; 2.994 ns                ;
; 16.909 ns ; 323.52 MHz ( period = 3.091 ns )              ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[14]      ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.832 ns                ;
; 16.909 ns ; 323.52 MHz ( period = 3.091 ns )              ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[13]      ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.832 ns                ;
; 16.909 ns ; 323.52 MHz ( period = 3.091 ns )              ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[12]      ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.832 ns                ;
; 16.909 ns ; 323.52 MHz ( period = 3.091 ns )              ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[9]       ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.832 ns                ;
; 16.909 ns ; 323.52 MHz ( period = 3.091 ns )              ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[15]      ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.832 ns                ;
; 16.909 ns ; 323.52 MHz ( period = 3.091 ns )              ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[10]      ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.832 ns                ;
; 16.909 ns ; 323.52 MHz ( period = 3.091 ns )              ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[5]       ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.832 ns                ;
; 16.909 ns ; 323.52 MHz ( period = 3.091 ns )              ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[11]      ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.832 ns                ;
; 16.909 ns ; 323.52 MHz ( period = 3.091 ns )              ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[3]       ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.832 ns                ;
; 16.909 ns ; 323.52 MHz ( period = 3.091 ns )              ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[6]       ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.832 ns                ;
; 16.909 ns ; 323.52 MHz ( period = 3.091 ns )              ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[7]       ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.832 ns                ;
; 16.909 ns ; 323.52 MHz ( period = 3.091 ns )              ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[4]       ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.832 ns                ;
; 16.909 ns ; 323.52 MHz ( period = 3.091 ns )              ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[1]       ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.832 ns                ;
; 16.954 ns ; 328.30 MHz ( period = 3.046 ns )              ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|sram_address[4]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.765 ns                 ; 2.811 ns                ;
; 16.954 ns ; 328.30 MHz ( period = 3.046 ns )              ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|sram_address[6]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.765 ns                 ; 2.811 ns                ;
; 16.954 ns ; 328.30 MHz ( period = 3.046 ns )              ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|sram_address[7]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.765 ns                 ; 2.811 ns                ;
; 16.954 ns ; 328.30 MHz ( period = 3.046 ns )              ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|sram_address[8]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.765 ns                 ; 2.811 ns                ;
; 16.954 ns ; 328.30 MHz ( period = 3.046 ns )              ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|sram_address[9]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.765 ns                 ; 2.811 ns                ;
; 16.974 ns ; 330.47 MHz ( period = 3.026 ns )              ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|sram_address[1]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.767 ns                 ; 2.793 ns                ;
; 17.033 ns ; 337.04 MHz ( period = 2.967 ns )              ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[10]         ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 2.728 ns                ;
; 17.033 ns ; 337.04 MHz ( period = 2.967 ns )              ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[11]         ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 2.728 ns                ;
; 17.033 ns ; 337.04 MHz ( period = 2.967 ns )              ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[12]         ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 2.728 ns                ;
; 17.033 ns ; 337.04 MHz ( period = 2.967 ns )              ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[13]         ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 2.728 ns                ;
; 17.033 ns ; 337.04 MHz ( period = 2.967 ns )              ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[14]         ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 2.728 ns                ;
; 17.033 ns ; 337.04 MHz ( period = 2.967 ns )              ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[15]         ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 2.728 ns                ;
; 17.033 ns ; 337.04 MHz ( period = 2.967 ns )              ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[16]         ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 2.728 ns                ;
; 17.122 ns ; 347.46 MHz ( period = 2.878 ns )              ; Data_Memory:inst26|curr_state.s_write_upper ; Data_Memory:inst26|sram_write_data[14]      ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.619 ns                ;
; 17.122 ns ; 347.46 MHz ( period = 2.878 ns )              ; Data_Memory:inst26|curr_state.s_write_upper ; Data_Memory:inst26|sram_write_data[13]      ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.619 ns                ;
; 17.122 ns ; 347.46 MHz ( period = 2.878 ns )              ; Data_Memory:inst26|curr_state.s_write_upper ; Data_Memory:inst26|sram_write_data[12]      ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.619 ns                ;
; 17.122 ns ; 347.46 MHz ( period = 2.878 ns )              ; Data_Memory:inst26|curr_state.s_write_upper ; Data_Memory:inst26|sram_write_data[9]       ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.619 ns                ;
; 17.122 ns ; 347.46 MHz ( period = 2.878 ns )              ; Data_Memory:inst26|curr_state.s_write_upper ; Data_Memory:inst26|sram_write_data[15]      ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.619 ns                ;
; 17.122 ns ; 347.46 MHz ( period = 2.878 ns )              ; Data_Memory:inst26|curr_state.s_write_upper ; Data_Memory:inst26|sram_write_data[10]      ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.619 ns                ;
; 17.122 ns ; 347.46 MHz ( period = 2.878 ns )              ; Data_Memory:inst26|curr_state.s_write_upper ; Data_Memory:inst26|sram_write_data[5]       ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.619 ns                ;
; 17.122 ns ; 347.46 MHz ( period = 2.878 ns )              ; Data_Memory:inst26|curr_state.s_write_upper ; Data_Memory:inst26|sram_write_data[11]      ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.619 ns                ;
; 17.122 ns ; 347.46 MHz ( period = 2.878 ns )              ; Data_Memory:inst26|curr_state.s_write_upper ; Data_Memory:inst26|sram_write_data[3]       ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.619 ns                ;
; 17.122 ns ; 347.46 MHz ( period = 2.878 ns )              ; Data_Memory:inst26|curr_state.s_write_upper ; Data_Memory:inst26|sram_write_data[6]       ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.619 ns                ;
; 17.122 ns ; 347.46 MHz ( period = 2.878 ns )              ; Data_Memory:inst26|curr_state.s_write_upper ; Data_Memory:inst26|sram_write_data[7]       ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.619 ns                ;
; 17.122 ns ; 347.46 MHz ( period = 2.878 ns )              ; Data_Memory:inst26|curr_state.s_write_upper ; Data_Memory:inst26|sram_write_data[4]       ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.619 ns                ;
; 17.122 ns ; 347.46 MHz ( period = 2.878 ns )              ; Data_Memory:inst26|curr_state.s_write_upper ; Data_Memory:inst26|sram_write_data[1]       ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.741 ns                 ; 2.619 ns                ;
; 17.232 ns ; 361.27 MHz ( period = 2.768 ns )              ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|CPU_read_data[3]         ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.765 ns                 ; 2.533 ns                ;
; 17.301 ns ; 370.51 MHz ( period = 2.699 ns )              ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[10]         ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 2.460 ns                ;
; 17.301 ns ; 370.51 MHz ( period = 2.699 ns )              ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[11]         ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 2.460 ns                ;
; 17.301 ns ; 370.51 MHz ( period = 2.699 ns )              ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[12]         ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 2.460 ns                ;
; 17.301 ns ; 370.51 MHz ( period = 2.699 ns )              ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[13]         ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 2.460 ns                ;
; 17.301 ns ; 370.51 MHz ( period = 2.699 ns )              ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[14]         ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 2.460 ns                ;
; 17.301 ns ; 370.51 MHz ( period = 2.699 ns )              ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[15]         ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 2.460 ns                ;
; 17.301 ns ; 370.51 MHz ( period = 2.699 ns )              ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[16]         ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 2.460 ns                ;
; 17.322 ns ; 373.41 MHz ( period = 2.678 ns )              ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[2]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.767 ns                 ; 2.445 ns                ;
; 17.322 ns ; 373.41 MHz ( period = 2.678 ns )              ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[3]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.767 ns                 ; 2.445 ns                ;
; 17.322 ns ; 373.41 MHz ( period = 2.678 ns )              ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[5]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.767 ns                 ; 2.445 ns                ;
; 17.333 ns ; 374.95 MHz ( period = 2.667 ns )              ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[0]       ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.766 ns                 ; 2.433 ns                ;
; 17.333 ns ; 374.95 MHz ( period = 2.667 ns )              ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[2]       ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.766 ns                 ; 2.433 ns                ;
; 17.379 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|sram_not_we              ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 2.382 ns                ;
; 17.442 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[0]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 2.319 ns                ;
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; 17.502 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|sram_address[11]         ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 2.259 ns                ;
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; 18.078 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|CPU_read_data[12]        ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.759 ns                 ; 1.681 ns                ;
; 18.078 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|CPU_read_data[11]        ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.759 ns                 ; 1.681 ns                ;
; 18.078 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|CPU_read_data[0]         ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.759 ns                 ; 1.681 ns                ;
; 18.142 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[10]         ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 1.619 ns                ;
; 18.142 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[11]         ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 1.619 ns                ;
; 18.142 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[12]         ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 1.619 ns                ;
; 18.142 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[13]         ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 1.619 ns                ;
; 18.142 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[14]         ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 1.619 ns                ;
; 18.142 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[15]         ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 1.619 ns                ;
; 18.142 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[16]         ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 1.619 ns                ;
; 18.162 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|curr_state.s_wait_cpu    ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 1.599 ns                ;
; 18.305 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|sram_not_we              ; Data_Memory:inst26|sram_not_we              ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 1.456 ns                ;
; 18.385 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|curr_state.s_read_upper  ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 1.376 ns                ;
; 18.476 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_not_oe              ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 1.285 ns                ;
; 18.670 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|CPU_read_data[10]        ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 1.091 ns                ;
; 18.670 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|CPU_read_data[14]        ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 1.091 ns                ;
; 18.670 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|CPU_read_data[13]        ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 1.091 ns                ;
; 18.670 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|CPU_read_data[15]        ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 1.091 ns                ;
; 18.759 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|curr_state.s_idle        ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 1.002 ns                ;
; 18.765 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|curr_state.s_write_upper ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 0.996 ns                ;
; 18.804 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_not_we              ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 0.957 ns                ;
; 18.828 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[0]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 0.933 ns                ;
; 18.830 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|curr_state.s_read_lower  ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 0.931 ns                ;
; 19.093 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|curr_state.s_write_lower ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 0.668 ns                ;
; 19.102 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_not_we              ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 0.659 ns                ;
; 19.120 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_write_upper ; Data_Memory:inst26|curr_state.s_wait_cpu    ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 0.641 ns                ;
; 19.307 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|sram_address[0]          ; Data_Memory:inst26|sram_address[0]          ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 0.454 ns                ;
; 19.307 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|curr_state.s_wait_cpu    ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 0.454 ns                ;
; 19.307 ns ; Restricted to 380.08 MHz ( period = 2.63 ns ) ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|curr_state.s_idle        ; FPGA_Clock ; FPGA_Clock ; 20.000 ns                   ; 19.761 ns                 ; 0.454 ns                ;
+-----------+-----------------------------------------------+---------------------------------------------+---------------------------------------------+------------+------------+-----------------------------+---------------------------+-------------------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Hold: 'Key_0'                                                                                                                                                                                                                                   ;
+-----------------------------------------+-----------------------------------------------------+------------------------------------------+------------+----------+----------------------------+----------------------------+--------------------------+
; Minimum Slack                           ; From                                                ; To                                       ; From Clock ; To Clock ; Required Hold Relationship ; Required Shortest P2P Time ; Actual Shortest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+------------------------------------------+------------+----------+----------------------------+----------------------------+--------------------------+
; 1.448 ns                                ; PC_Register:inst2|PC_out[30]                        ; PC_Register:inst2|PC_out[30]             ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.009 ns                   ; 1.457 ns                 ;
; 1.506 ns                                ; PC_Register:inst2|PC_out[31]                        ; PC_Register:inst2|PC_out[31]             ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.009 ns                   ; 1.515 ns                 ;
; 1.788 ns                                ; PC_Register:inst2|PC_out[2]                         ; PC_Register:inst2|PC_out[10]             ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.036 ns                   ; 1.824 ns                 ;
; 1.801 ns                                ; PC_Register:inst2|PC_out[12]                        ; PC_Register:inst2|PC_out[12]             ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.009 ns                   ; 1.810 ns                 ;
; 1.891 ns                                ; PC_Register:inst2|PC_out[6]                         ; PC_Register:inst2|PC_out[10]             ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.036 ns                   ; 1.927 ns                 ;
; 1.902 ns                                ; PC_Register:inst2|PC_out[3]                         ; PC_Register:inst2|PC_out[3]              ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.009 ns                   ; 1.911 ns                 ;
; 1.999 ns                                ; PC_Register:inst2|PC_out[3]                         ; PC_Register:inst2|PC_out[15]             ; Key_0      ; Key_0    ; 0.000 ns                   ; -0.003 ns                  ; 1.996 ns                 ;
; 2.049 ns                                ; PC_Register:inst2|PC_out[4]                         ; PC_Register:inst2|PC_out[10]             ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.036 ns                   ; 2.085 ns                 ;
; 2.051 ns                                ; PC_Register:inst2|PC_out[4]                         ; PC_Register:inst2|PC_out[14]             ; Key_0      ; Key_0    ; 0.000 ns                   ; -0.003 ns                  ; 2.048 ns                 ;
; 2.100 ns                                ; PC_Register:inst2|PC_out[30]                        ; PC_Register:inst2|PC_out[31]             ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.020 ns                   ; 2.120 ns                 ;
; 2.212 ns                                ; PC_Register:inst2|PC_out[2]                         ; PC_Register:inst2|PC_out[18]             ; Key_0      ; Key_0    ; 0.000 ns                   ; -0.003 ns                  ; 2.209 ns                 ;
; 2.278 ns                                ; PC_Register:inst2|PC_out[4]                         ; PC_Register:inst2|PC_out[27]             ; Key_0      ; Key_0    ; 0.000 ns                   ; -0.032 ns                  ; 2.246 ns                 ;
; 2.280 ns                                ; PC_Register:inst2|PC_out[4]                         ; PC_Register:inst2|PC_out[3]              ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.009 ns                   ; 2.289 ns                 ;
; 2.309 ns                                ; PC_Register:inst2|PC_out[4]                         ; PC_Register:inst2|PC_out[18]             ; Key_0      ; Key_0    ; 0.000 ns                   ; -0.003 ns                  ; 2.306 ns                 ;
; 2.362 ns                                ; PC_Register:inst2|PC_out[4]                         ; PC_Register:inst2|PC_out[4]              ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.009 ns                   ; 2.371 ns                 ;
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; 3.619 ns                                ; PC_Register:inst2|PC_out[5]                         ; PC_Register:inst2|PC_out[20]             ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.323 ns                   ; 3.942 ns                 ;
; 3.625 ns                                ; PC_Register:inst2|PC_out[12]                        ; PC_Register:inst2|PC_out[19]             ; Key_0      ; Key_0    ; 0.000 ns                   ; -0.028 ns                  ; 3.597 ns                 ;
; 3.628 ns                                ; PC_Register:inst2|PC_out[12]                        ; PC_Register:inst2|PC_out[22]             ; Key_0      ; Key_0    ; 0.000 ns                   ; -0.028 ns                  ; 3.600 ns                 ;
; 3.634 ns                                ; PC_Register:inst2|PC_out[10]                        ; PC_Register:inst2|PC_out[14]             ; Key_0      ; Key_0    ; 0.000 ns                   ; -0.030 ns                  ; 3.604 ns                 ;
; 3.635 ns                                ; PC_Register:inst2|PC_out[11]                        ; PC_Register:inst2|PC_out[16]             ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.038 ns                   ; 3.673 ns                 ;
; 3.644 ns                                ; PC_Register:inst2|PC_out[23]                        ; PC_Register:inst2|PC_out[24]             ; Key_0      ; Key_0    ; 0.000 ns                   ; -0.007 ns                  ; 3.637 ns                 ;
; 3.656 ns                                ; PC_Register:inst2|PC_out[9]                         ; PC_Register:inst2|PC_out[15]             ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.017 ns                   ; 3.673 ns                 ;
; 3.658 ns                                ; PC_Register:inst2|PC_out[19]                        ; PC_Register:inst2|PC_out[28]             ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.009 ns                   ; 3.667 ns                 ;
; 3.662 ns                                ; PC_Register:inst2|PC_out[7]                         ; PC_Register:inst2|PC_out[31]             ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.355 ns                   ; 4.017 ns                 ;
; 3.667 ns                                ; PC_Register:inst2|PC_out[12]                        ; PC_Register:inst2|PC_out[23]             ; Key_0      ; Key_0    ; 0.000 ns                   ; -0.022 ns                  ; 3.645 ns                 ;
; 3.675 ns                                ; PC_Register:inst2|PC_out[6]                         ; PC_Register:inst2|PC_out[26]             ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.009 ns                   ; 3.684 ns                 ;
; 3.683 ns                                ; PC_Register:inst2|PC_out[24]                        ; PC_Register:inst2|PC_out[25]             ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.009 ns                   ; 3.692 ns                 ;
; 3.691 ns                                ; PC_Register:inst2|PC_out[15]                        ; PC_Register:inst2|PC_out[20]             ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.011 ns                   ; 3.702 ns                 ;
; 3.692 ns                                ; PC_Register:inst2|PC_out[5]                         ; PC_Register:inst2|PC_out[19]             ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.323 ns                   ; 4.015 ns                 ;
; 3.701 ns                                ; PC_Register:inst2|PC_out[15]                        ; PC_Register:inst2|PC_out[30]             ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.032 ns                   ; 3.733 ns                 ;
; 3.701 ns                                ; PC_Register:inst2|PC_out[4]                         ; PC_Register:inst2|PC_out[5]              ; Key_0      ; Key_0    ; 0.000 ns                   ; -0.315 ns                  ; 3.386 ns                 ;
; 3.707 ns                                ; PC_Register:inst2|PC_out[16]                        ; PC_Register:inst2|PC_out[17]             ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.001 ns                   ; 3.708 ns                 ;
; 3.708 ns                                ; PC_Register:inst2|PC_out[18]                        ; PC_Register:inst2|PC_out[20]             ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.011 ns                   ; 3.719 ns                 ;
; 3.717 ns                                ; PC_Register:inst2|PC_out[7]                         ; PC_Register:inst2|PC_out[14]             ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.321 ns                   ; 4.038 ns                 ;
; 3.718 ns                                ; PC_Register:inst2|PC_out[18]                        ; PC_Register:inst2|PC_out[30]             ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.032 ns                   ; 3.750 ns                 ;
; 3.728 ns                                ; PC_Register:inst2|PC_out[3]                         ; Register_File:inst29|registers__dual~448 ; Key_0      ; Key_0    ; 0.000 ns                   ; -0.055 ns                  ; 3.673 ns                 ;
; 3.738 ns                                ; PC_Register:inst2|PC_out[20]                        ; PC_Register:inst2|PC_out[21]             ; Key_0      ; Key_0    ; 0.000 ns                   ; -0.022 ns                  ; 3.716 ns                 ;
; 3.739 ns                                ; PC_Register:inst2|PC_out[12]                        ; PC_Register:inst2|PC_out[31]             ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.004 ns                   ; 3.743 ns                 ;
; 3.744 ns                                ; PC_Register:inst2|PC_out[10]                        ; PC_Register:inst2|PC_out[16]             ; Key_0      ; Key_0    ; 0.000 ns                   ; -0.030 ns                  ; 3.714 ns                 ;
; 3.754 ns                                ; PC_Register:inst2|PC_out[7]                         ; PC_Register:inst2|PC_out[20]             ; Key_0      ; Key_0    ; 0.000 ns                   ; 0.323 ns                   ; 4.077 ns                 ;
; 3.757 ns                                ; PC_Register:inst2|PC_out[22]                        ; PC_Register:inst2|PC_out[24]             ; Key_0      ; Key_0    ; 0.000 ns                   ; -0.001 ns                  ; 3.756 ns                 ;
; 3.758 ns                                ; PC_Register:inst2|PC_out[24]                        ; PC_Register:inst2|PC_out[29]             ; Key_0      ; Key_0    ; 0.000 ns                   ; -0.012 ns                  ; 3.746 ns                 ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ;                                          ;            ;          ;                            ;                            ;                          ;
+-----------------------------------------+-----------------------------------------------------+------------------------------------------+------------+----------+----------------------------+----------------------------+--------------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Hold: 'FPGA_Clock'                                                                                                                                                                                                 ;
+---------------+---------------------------------------------+---------------------------------------------+------------+------------+----------------------------+----------------------------+--------------------------+
; Minimum Slack ; From                                        ; To                                          ; From Clock ; To Clock   ; Required Hold Relationship ; Required Shortest P2P Time ; Actual Shortest P2P Time ;
+---------------+---------------------------------------------+---------------------------------------------+------------+------------+----------------------------+----------------------------+--------------------------+
; 0.445 ns      ; Data_Memory:inst26|sram_address[0]          ; Data_Memory:inst26|sram_address[0]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 0.454 ns                 ;
; 0.445 ns      ; Data_Memory:inst26|sram_not_oe              ; Data_Memory:inst26|sram_not_oe              ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 0.454 ns                 ;
; 0.445 ns      ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|curr_state.s_wait_cpu    ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 0.454 ns                 ;
; 0.445 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|curr_state.s_idle        ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 0.454 ns                 ;
; 0.632 ns      ; Data_Memory:inst26|curr_state.s_write_upper ; Data_Memory:inst26|curr_state.s_wait_cpu    ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 0.641 ns                 ;
; 0.650 ns      ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_not_we              ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 0.659 ns                 ;
; 0.659 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|curr_state.s_write_lower ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 0.668 ns                 ;
; 0.922 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|curr_state.s_read_lower  ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 0.931 ns                 ;
; 0.924 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[0]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 0.933 ns                 ;
; 0.948 ns      ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_not_we              ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 0.957 ns                 ;
; 0.987 ns      ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|curr_state.s_write_upper ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 0.996 ns                 ;
; 0.993 ns      ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|curr_state.s_idle        ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 1.002 ns                 ;
; 1.082 ns      ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|CPU_read_data[10]        ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 1.091 ns                 ;
; 1.082 ns      ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|CPU_read_data[14]        ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 1.091 ns                 ;
; 1.082 ns      ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|CPU_read_data[13]        ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 1.091 ns                 ;
; 1.082 ns      ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|CPU_read_data[15]        ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 1.091 ns                 ;
; 1.276 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_not_oe              ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 1.285 ns                 ;
; 1.367 ns      ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|curr_state.s_read_upper  ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 1.376 ns                 ;
; 1.447 ns      ; Data_Memory:inst26|sram_not_we              ; Data_Memory:inst26|sram_not_we              ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 1.456 ns                 ;
; 1.580 ns      ; Data_Memory:inst26|curr_state.s_write_upper ; Data_Memory:inst26|sram_write_data[8]       ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.013 ns                   ; 1.593 ns                 ;
; 1.590 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|curr_state.s_wait_cpu    ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 1.599 ns                 ;
; 1.610 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[10]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 1.619 ns                 ;
; 1.610 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[11]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 1.619 ns                 ;
; 1.610 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[12]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 1.619 ns                 ;
; 1.610 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[13]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 1.619 ns                 ;
; 1.610 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[14]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 1.619 ns                 ;
; 1.610 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[15]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 1.619 ns                 ;
; 1.610 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[16]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 1.619 ns                 ;
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; 1.674 ns      ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|CPU_read_data[11]        ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.007 ns                   ; 1.681 ns                 ;
; 1.674 ns      ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|CPU_read_data[0]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.007 ns                   ; 1.681 ns                 ;
; 1.790 ns      ; Data_Memory:inst26|curr_state.s_write_upper ; Data_Memory:inst26|sram_write_data[0]       ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.014 ns                   ; 1.804 ns                 ;
; 1.822 ns      ; Data_Memory:inst26|curr_state.s_write_upper ; Data_Memory:inst26|sram_write_data[2]       ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.014 ns                   ; 1.836 ns                 ;
; 1.841 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|sram_address[0]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 1.850 ns                 ;
; 1.888 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|sram_not_oe              ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 1.897 ns                 ;
; 1.924 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|CPU_read_data[29]        ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.007 ns                   ; 1.931 ns                 ;
; 1.924 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|CPU_read_data[30]        ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.007 ns                   ; 1.931 ns                 ;
; 1.924 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|CPU_read_data[28]        ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.007 ns                   ; 1.931 ns                 ;
; 1.924 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|CPU_read_data[25]        ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.007 ns                   ; 1.931 ns                 ;
; 1.924 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|CPU_read_data[31]        ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.007 ns                   ; 1.931 ns                 ;
; 1.924 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|CPU_read_data[24]        ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.007 ns                   ; 1.931 ns                 ;
; 1.924 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|CPU_read_data[26]        ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.007 ns                   ; 1.931 ns                 ;
; 1.924 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|CPU_read_data[21]        ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.007 ns                   ; 1.931 ns                 ;
; 1.924 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|CPU_read_data[27]        ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.007 ns                   ; 1.931 ns                 ;
; 1.924 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|CPU_read_data[23]        ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.007 ns                   ; 1.931 ns                 ;
; 1.924 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|CPU_read_data[22]        ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.007 ns                   ; 1.931 ns                 ;
; 2.042 ns      ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[0]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 2.051 ns                 ;
; 2.133 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[8]       ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.013 ns                   ; 2.146 ns                 ;
; 2.138 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[1]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.015 ns                   ; 2.153 ns                 ;
; 2.158 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[4]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.013 ns                   ; 2.171 ns                 ;
; 2.158 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[6]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.013 ns                   ; 2.171 ns                 ;
; 2.158 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[7]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.013 ns                   ; 2.171 ns                 ;
; 2.158 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[8]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.013 ns                   ; 2.171 ns                 ;
; 2.158 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_address[9]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.013 ns                   ; 2.171 ns                 ;
; 2.168 ns      ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|CPU_read_data[9]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.015 ns                   ; 2.183 ns                 ;
; 2.168 ns      ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|CPU_read_data[5]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.015 ns                   ; 2.183 ns                 ;
; 2.168 ns      ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|CPU_read_data[8]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.015 ns                   ; 2.183 ns                 ;
; 2.168 ns      ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|CPU_read_data[6]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.015 ns                   ; 2.183 ns                 ;
; 2.168 ns      ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|CPU_read_data[4]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.015 ns                   ; 2.183 ns                 ;
; 2.168 ns      ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|CPU_read_data[7]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.015 ns                   ; 2.183 ns                 ;
; 2.168 ns      ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|CPU_read_data[1]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.015 ns                   ; 2.183 ns                 ;
; 2.168 ns      ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|CPU_read_data[2]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.015 ns                   ; 2.183 ns                 ;
; 2.186 ns      ; Data_Memory:inst26|curr_state.s_read_lower  ; Data_Memory:inst26|sram_not_we              ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 2.195 ns                 ;
; 2.190 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|CPU_read_data[20]        ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.016 ns                   ; 2.206 ns                 ;
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; 2.196 ns      ; Data_Memory:inst26|curr_state.s_write_upper ; Data_Memory:inst26|sram_write_data[15]      ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; -0.011 ns                  ; 2.185 ns                 ;
; 2.196 ns      ; Data_Memory:inst26|curr_state.s_write_upper ; Data_Memory:inst26|sram_write_data[4]       ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; -0.011 ns                  ; 2.185 ns                 ;
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; 2.202 ns      ; Data_Memory:inst26|curr_state.s_write_upper ; Data_Memory:inst26|sram_write_data[7]       ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; -0.011 ns                  ; 2.191 ns                 ;
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; 2.217 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|CPU_read_data[16]        ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.013 ns                   ; 2.230 ns                 ;
; 2.217 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|CPU_read_data[17]        ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.013 ns                   ; 2.230 ns                 ;
; 2.217 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|CPU_read_data[18]        ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.013 ns                   ; 2.230 ns                 ;
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; 2.250 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|sram_address[11]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 2.259 ns                 ;
; 2.250 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|sram_address[12]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 2.259 ns                 ;
; 2.250 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|sram_address[13]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 2.259 ns                 ;
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; 2.250 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|sram_address[15]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 2.259 ns                 ;
; 2.250 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|sram_address[16]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 2.259 ns                 ;
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; 2.373 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|sram_not_we              ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 2.382 ns                 ;
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; 2.451 ns      ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[11]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 2.460 ns                 ;
; 2.451 ns      ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[12]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 2.460 ns                 ;
; 2.451 ns      ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[13]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 2.460 ns                 ;
; 2.451 ns      ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[14]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 2.460 ns                 ;
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; 2.451 ns      ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[16]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 2.460 ns                 ;
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; 2.719 ns      ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[13]         ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.009 ns                   ; 2.728 ns                 ;
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; 2.798 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|sram_address[8]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.013 ns                   ; 2.811 ns                 ;
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; 2.843 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[12]      ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; -0.011 ns                  ; 2.832 ns                 ;
; 2.843 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[9]       ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; -0.011 ns                  ; 2.832 ns                 ;
; 2.843 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[15]      ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; -0.011 ns                  ; 2.832 ns                 ;
; 2.843 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[10]      ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; -0.011 ns                  ; 2.832 ns                 ;
; 2.843 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[5]       ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; -0.011 ns                  ; 2.832 ns                 ;
; 2.843 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[11]      ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; -0.011 ns                  ; 2.832 ns                 ;
; 2.843 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[3]       ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; -0.011 ns                  ; 2.832 ns                 ;
; 2.843 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[6]       ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; -0.011 ns                  ; 2.832 ns                 ;
; 2.843 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[7]       ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; -0.011 ns                  ; 2.832 ns                 ;
; 2.843 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[4]       ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; -0.011 ns                  ; 2.832 ns                 ;
; 2.843 ns      ; Data_Memory:inst26|curr_state.s_idle        ; Data_Memory:inst26|sram_write_data[1]       ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; -0.011 ns                  ; 2.832 ns                 ;
; 2.979 ns      ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[1]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.015 ns                   ; 2.994 ns                 ;
; 2.999 ns      ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[4]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.013 ns                   ; 3.012 ns                 ;
; 2.999 ns      ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[6]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.013 ns                   ; 3.012 ns                 ;
; 2.999 ns      ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[7]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.013 ns                   ; 3.012 ns                 ;
; 2.999 ns      ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[8]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.013 ns                   ; 3.012 ns                 ;
; 2.999 ns      ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[9]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.013 ns                   ; 3.012 ns                 ;
; 3.070 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|sram_address[2]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.015 ns                   ; 3.085 ns                 ;
; 3.070 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|sram_address[3]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.015 ns                   ; 3.085 ns                 ;
; 3.070 ns      ; Data_Memory:inst26|curr_state.s_read_upper  ; Data_Memory:inst26|sram_address[5]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.015 ns                   ; 3.085 ns                 ;
; 3.247 ns      ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[1]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.015 ns                   ; 3.262 ns                 ;
; 3.267 ns      ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[4]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.013 ns                   ; 3.280 ns                 ;
; 3.267 ns      ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[6]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.013 ns                   ; 3.280 ns                 ;
; 3.267 ns      ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[7]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.013 ns                   ; 3.280 ns                 ;
; 3.267 ns      ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[8]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.013 ns                   ; 3.280 ns                 ;
; 3.267 ns      ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[9]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.013 ns                   ; 3.280 ns                 ;
; 3.271 ns      ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[2]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.015 ns                   ; 3.286 ns                 ;
; 3.271 ns      ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[3]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.015 ns                   ; 3.286 ns                 ;
; 3.271 ns      ; Data_Memory:inst26|curr_state.s_wait_cpu    ; Data_Memory:inst26|sram_address[5]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.015 ns                   ; 3.286 ns                 ;
; 3.539 ns      ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[2]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.015 ns                   ; 3.554 ns                 ;
; 3.539 ns      ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[3]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.015 ns                   ; 3.554 ns                 ;
; 3.539 ns      ; Data_Memory:inst26|curr_state.s_write_lower ; Data_Memory:inst26|sram_address[5]          ; FPGA_Clock ; FPGA_Clock ; 0.000 ns                   ; 0.015 ns                   ; 3.554 ns                 ;
+---------------+---------------------------------------------+---------------------------------------------+------------+------------+----------------------------+----------------------------+--------------------------+


+--------------------------------------------------------------------------------------------------------------+
; tsu                                                                                                          ;
+-------+--------------+------------+---------------+---------------------------------------------+------------+
; Slack ; Required tsu ; Actual tsu ; From          ; To                                          ; To Clock   ;
+-------+--------------+------------+---------------+---------------------------------------------+------------+
; N/A   ; None         ; 7.479 ns   ; Key_0         ; Data_Memory:inst26|sram_write_data[1]       ; FPGA_Clock ;
; N/A   ; None         ; 7.479 ns   ; Key_0         ; Data_Memory:inst26|sram_write_data[4]       ; FPGA_Clock ;
; N/A   ; None         ; 7.479 ns   ; Key_0         ; Data_Memory:inst26|sram_write_data[7]       ; FPGA_Clock ;
; N/A   ; None         ; 7.479 ns   ; Key_0         ; Data_Memory:inst26|sram_write_data[6]       ; FPGA_Clock ;
; N/A   ; None         ; 7.479 ns   ; Key_0         ; Data_Memory:inst26|sram_write_data[3]       ; FPGA_Clock ;
; N/A   ; None         ; 7.479 ns   ; Key_0         ; Data_Memory:inst26|sram_write_data[11]      ; FPGA_Clock ;
; N/A   ; None         ; 7.479 ns   ; Key_0         ; Data_Memory:inst26|sram_write_data[5]       ; FPGA_Clock ;
; N/A   ; None         ; 7.479 ns   ; Key_0         ; Data_Memory:inst26|sram_write_data[10]      ; FPGA_Clock ;
; N/A   ; None         ; 7.479 ns   ; Key_0         ; Data_Memory:inst26|sram_write_data[15]      ; FPGA_Clock ;
; N/A   ; None         ; 7.479 ns   ; Key_0         ; Data_Memory:inst26|sram_write_data[9]       ; FPGA_Clock ;
; N/A   ; None         ; 7.479 ns   ; Key_0         ; Data_Memory:inst26|sram_write_data[12]      ; FPGA_Clock ;
; N/A   ; None         ; 7.479 ns   ; Key_0         ; Data_Memory:inst26|sram_write_data[13]      ; FPGA_Clock ;
; N/A   ; None         ; 7.479 ns   ; Key_0         ; Data_Memory:inst26|sram_write_data[14]      ; FPGA_Clock ;
; N/A   ; None         ; 7.449 ns   ; Key_0         ; Data_Memory:inst26|sram_not_we              ; FPGA_Clock ;
; N/A   ; None         ; 7.122 ns   ; Key_0         ; Data_Memory:inst26|sram_not_oe              ; FPGA_Clock ;
; N/A   ; None         ; 7.055 ns   ; Key_0         ; Data_Memory:inst26|sram_write_data[2]       ; FPGA_Clock ;
; N/A   ; None         ; 7.055 ns   ; Key_0         ; Data_Memory:inst26|sram_write_data[0]       ; FPGA_Clock ;
; N/A   ; None         ; 6.823 ns   ; Key_0         ; Data_Memory:inst26|sram_address[5]          ; FPGA_Clock ;
; N/A   ; None         ; 6.823 ns   ; Key_0         ; Data_Memory:inst26|sram_address[3]          ; FPGA_Clock ;
; N/A   ; None         ; 6.823 ns   ; Key_0         ; Data_Memory:inst26|sram_address[2]          ; FPGA_Clock ;
; N/A   ; None         ; 6.769 ns   ; Key_0         ; Data_Memory:inst26|sram_write_data[8]       ; FPGA_Clock ;
; N/A   ; None         ; 6.712 ns   ; Key_0         ; Data_Memory:inst26|sram_address[0]          ; FPGA_Clock ;
; N/A   ; None         ; 6.551 ns   ; Key_0         ; Data_Memory:inst26|sram_address[9]          ; FPGA_Clock ;
; N/A   ; None         ; 6.551 ns   ; Key_0         ; Data_Memory:inst26|sram_address[8]          ; FPGA_Clock ;
; N/A   ; None         ; 6.551 ns   ; Key_0         ; Data_Memory:inst26|sram_address[7]          ; FPGA_Clock ;
; N/A   ; None         ; 6.551 ns   ; Key_0         ; Data_Memory:inst26|sram_address[6]          ; FPGA_Clock ;
; N/A   ; None         ; 6.551 ns   ; Key_0         ; Data_Memory:inst26|sram_address[4]          ; FPGA_Clock ;
; N/A   ; None         ; 6.531 ns   ; Key_0         ; Data_Memory:inst26|sram_address[1]          ; FPGA_Clock ;
; N/A   ; None         ; 6.003 ns   ; Key_0         ; Data_Memory:inst26|sram_address[16]         ; FPGA_Clock ;
; N/A   ; None         ; 6.003 ns   ; Key_0         ; Data_Memory:inst26|sram_address[15]         ; FPGA_Clock ;
; N/A   ; None         ; 6.003 ns   ; Key_0         ; Data_Memory:inst26|sram_address[14]         ; FPGA_Clock ;
; N/A   ; None         ; 6.003 ns   ; Key_0         ; Data_Memory:inst26|sram_address[13]         ; FPGA_Clock ;
; N/A   ; None         ; 6.003 ns   ; Key_0         ; Data_Memory:inst26|sram_address[12]         ; FPGA_Clock ;
; N/A   ; None         ; 6.003 ns   ; Key_0         ; Data_Memory:inst26|sram_address[11]         ; FPGA_Clock ;
; N/A   ; None         ; 6.003 ns   ; Key_0         ; Data_Memory:inst26|sram_address[10]         ; FPGA_Clock ;
; N/A   ; None         ; 5.294 ns   ; Key_0         ; Data_Memory:inst26|curr_state.s_idle        ; FPGA_Clock ;
; N/A   ; None         ; 5.247 ns   ; SRAM_Data[10] ; Data_Memory:inst26|CPU_read_data[26]        ; FPGA_Clock ;
; N/A   ; None         ; 5.170 ns   ; Key_0         ; Data_Memory:inst26|curr_state.s_read_lower  ; FPGA_Clock ;
; N/A   ; None         ; 5.111 ns   ; Key_0         ; Data_Memory:inst26|curr_state.s_wait_cpu    ; FPGA_Clock ;
; N/A   ; None         ; 5.070 ns   ; SRAM_Data[1]  ; Data_Memory:inst26|CPU_read_data[17]        ; FPGA_Clock ;
; N/A   ; None         ; 5.056 ns   ; Key_0         ; Data_Memory:inst26|curr_state.s_write_lower ; FPGA_Clock ;
; N/A   ; None         ; 5.041 ns   ; SRAM_Data[8]  ; Data_Memory:inst26|CPU_read_data[24]        ; FPGA_Clock ;
; N/A   ; None         ; 5.038 ns   ; SRAM_Data[2]  ; Data_Memory:inst26|CPU_read_data[2]         ; FPGA_Clock ;
; N/A   ; None         ; 5.036 ns   ; SRAM_Data[5]  ; Data_Memory:inst26|CPU_read_data[5]         ; FPGA_Clock ;
; N/A   ; None         ; 5.028 ns   ; SRAM_Data[8]  ; Data_Memory:inst26|CPU_read_data[8]         ; FPGA_Clock ;
; N/A   ; None         ; 5.018 ns   ; SRAM_Data[9]  ; Data_Memory:inst26|CPU_read_data[25]        ; FPGA_Clock ;
; N/A   ; None         ; 5.015 ns   ; SRAM_Data[9]  ; Data_Memory:inst26|CPU_read_data[9]         ; FPGA_Clock ;
; N/A   ; None         ; 4.994 ns   ; SRAM_Data[4]  ; Data_Memory:inst26|CPU_read_data[4]         ; FPGA_Clock ;
; N/A   ; None         ; 4.981 ns   ; SRAM_Data[2]  ; Data_Memory:inst26|CPU_read_data[18]        ; FPGA_Clock ;
; N/A   ; None         ; 4.937 ns   ; SRAM_Data[10] ; Data_Memory:inst26|CPU_read_data[10]        ; FPGA_Clock ;
; N/A   ; None         ; 4.900 ns   ; SRAM_Data[0]  ; Data_Memory:inst26|CPU_read_data[16]        ; FPGA_Clock ;
; N/A   ; None         ; 4.792 ns   ; SRAM_Data[1]  ; Data_Memory:inst26|CPU_read_data[1]         ; FPGA_Clock ;
; N/A   ; None         ; 4.764 ns   ; SRAM_Data[5]  ; Data_Memory:inst26|CPU_read_data[21]        ; FPGA_Clock ;
; N/A   ; None         ; 4.726 ns   ; SRAM_Data[4]  ; Data_Memory:inst26|CPU_read_data[20]        ; FPGA_Clock ;
; N/A   ; None         ; 4.710 ns   ; SRAM_Data[6]  ; Data_Memory:inst26|CPU_read_data[22]        ; FPGA_Clock ;
; N/A   ; None         ; 4.690 ns   ; SRAM_Data[6]  ; Data_Memory:inst26|CPU_read_data[6]         ; FPGA_Clock ;
; N/A   ; None         ; 4.685 ns   ; SRAM_Data[3]  ; Data_Memory:inst26|CPU_read_data[19]        ; FPGA_Clock ;
; N/A   ; None         ; 4.683 ns   ; SRAM_Data[3]  ; Data_Memory:inst26|CPU_read_data[3]         ; FPGA_Clock ;
; N/A   ; None         ; 4.679 ns   ; SRAM_Data[13] ; Data_Memory:inst26|CPU_read_data[13]        ; FPGA_Clock ;
; N/A   ; None         ; 4.677 ns   ; SRAM_Data[13] ; Data_Memory:inst26|CPU_read_data[29]        ; FPGA_Clock ;
; N/A   ; None         ; 4.656 ns   ; SRAM_Data[15] ; Data_Memory:inst26|CPU_read_data[31]        ; FPGA_Clock ;
; N/A   ; None         ; 4.655 ns   ; SRAM_Data[12] ; Data_Memory:inst26|CPU_read_data[28]        ; FPGA_Clock ;
; N/A   ; None         ; 4.654 ns   ; SRAM_Data[12] ; Data_Memory:inst26|CPU_read_data[12]        ; FPGA_Clock ;
; N/A   ; None         ; 4.652 ns   ; SRAM_Data[7]  ; Data_Memory:inst26|CPU_read_data[7]         ; FPGA_Clock ;
; N/A   ; None         ; 4.652 ns   ; SRAM_Data[0]  ; Data_Memory:inst26|CPU_read_data[0]         ; FPGA_Clock ;
; N/A   ; None         ; 4.643 ns   ; SRAM_Data[11] ; Data_Memory:inst26|CPU_read_data[27]        ; FPGA_Clock ;
; N/A   ; None         ; 4.643 ns   ; SRAM_Data[11] ; Data_Memory:inst26|CPU_read_data[11]        ; FPGA_Clock ;
; N/A   ; None         ; 4.627 ns   ; SRAM_Data[7]  ; Data_Memory:inst26|CPU_read_data[23]        ; FPGA_Clock ;
; N/A   ; None         ; 4.622 ns   ; SRAM_Data[15] ; Data_Memory:inst26|CPU_read_data[15]        ; FPGA_Clock ;
; N/A   ; None         ; 4.612 ns   ; SRAM_Data[14] ; Data_Memory:inst26|CPU_read_data[14]        ; FPGA_Clock ;
; N/A   ; None         ; 4.607 ns   ; SRAM_Data[14] ; Data_Memory:inst26|CPU_read_data[30]        ; FPGA_Clock ;
+-------+--------------+------------+---------------+---------------------------------------------+------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; tco                                                                                                                                                                         ;
+-----------------------------------------+-----------------------------------------------------+------------+------------------------------------------+--------+------------+
; Slack                                   ; Required tco                                        ; Actual tco ; From                                     ; To     ; From Clock ;
+-----------------------------------------+-----------------------------------------------------+------------+------------------------------------------+--------+------------+
; N/A                                     ; None                                                ; 39.250 ns  ; PC_Register:inst2|PC_out[6]              ; Hex3_C ; Key_0      ;
; N/A                                     ; None                                                ; 39.244 ns  ; PC_Register:inst2|PC_out[6]              ; Hex3_B ; Key_0      ;
; N/A                                     ; None                                                ; 39.180 ns  ; PC_Register:inst2|PC_out[3]              ; Hex3_C ; Key_0      ;
; N/A                                     ; None                                                ; 39.174 ns  ; PC_Register:inst2|PC_out[3]              ; Hex3_B ; Key_0      ;
; N/A                                     ; None                                                ; 39.112 ns  ; PC_Register:inst2|PC_out[2]              ; Hex3_C ; Key_0      ;
; N/A                                     ; None                                                ; 39.106 ns  ; PC_Register:inst2|PC_out[2]              ; Hex3_B ; Key_0      ;
; N/A                                     ; None                                                ; 39.083 ns  ; PC_Register:inst2|PC_out[6]              ; Hex3_G ; Key_0      ;
; N/A                                     ; None                                                ; 39.043 ns  ; PC_Register:inst2|PC_out[6]              ; Hex3_A ; Key_0      ;
; N/A                                     ; None                                                ; 39.013 ns  ; PC_Register:inst2|PC_out[3]              ; Hex3_G ; Key_0      ;
; N/A                                     ; None                                                ; 38.973 ns  ; PC_Register:inst2|PC_out[3]              ; Hex3_A ; Key_0      ;
; N/A                                     ; None                                                ; 38.945 ns  ; PC_Register:inst2|PC_out[2]              ; Hex3_G ; Key_0      ;
; N/A                                     ; None                                                ; 38.926 ns  ; PC_Register:inst2|PC_out[7]              ; Hex3_C ; Key_0      ;
; N/A                                     ; None                                                ; 38.920 ns  ; PC_Register:inst2|PC_out[7]              ; Hex3_B ; Key_0      ;
; N/A                                     ; None                                                ; 38.905 ns  ; PC_Register:inst2|PC_out[2]              ; Hex3_A ; Key_0      ;
; N/A                                     ; None                                                ; 38.759 ns  ; PC_Register:inst2|PC_out[7]              ; Hex3_G ; Key_0      ;
; N/A                                     ; None                                                ; 38.731 ns  ; PC_Register:inst2|PC_out[5]              ; Hex3_C ; Key_0      ;
; N/A                                     ; None                                                ; 38.725 ns  ; PC_Register:inst2|PC_out[5]              ; Hex3_B ; Key_0      ;
; N/A                                     ; None                                                ; 38.719 ns  ; PC_Register:inst2|PC_out[7]              ; Hex3_A ; Key_0      ;
; N/A                                     ; None                                                ; 38.709 ns  ; PC_Register:inst2|PC_out[6]              ; Hex3_F ; Key_0      ;
; N/A                                     ; None                                                ; 38.643 ns  ; PC_Register:inst2|PC_out[6]              ; Hex3_E ; Key_0      ;
; N/A                                     ; None                                                ; 38.639 ns  ; PC_Register:inst2|PC_out[3]              ; Hex3_F ; Key_0      ;
; N/A                                     ; None                                                ; 38.573 ns  ; PC_Register:inst2|PC_out[3]              ; Hex3_E ; Key_0      ;
; N/A                                     ; None                                                ; 38.571 ns  ; PC_Register:inst2|PC_out[2]              ; Hex3_F ; Key_0      ;
; N/A                                     ; None                                                ; 38.564 ns  ; PC_Register:inst2|PC_out[5]              ; Hex3_G ; Key_0      ;
; N/A                                     ; None                                                ; 38.524 ns  ; PC_Register:inst2|PC_out[5]              ; Hex3_A ; Key_0      ;
; N/A                                     ; None                                                ; 38.505 ns  ; PC_Register:inst2|PC_out[2]              ; Hex3_E ; Key_0      ;
; N/A                                     ; None                                                ; 38.385 ns  ; PC_Register:inst2|PC_out[7]              ; Hex3_F ; Key_0      ;
; N/A                                     ; None                                                ; 38.346 ns  ; PC_Register:inst2|PC_out[6]              ; Hex3_D ; Key_0      ;
; N/A                                     ; None                                                ; 38.319 ns  ; PC_Register:inst2|PC_out[7]              ; Hex3_E ; Key_0      ;
; N/A                                     ; None                                                ; 38.276 ns  ; PC_Register:inst2|PC_out[3]              ; Hex3_D ; Key_0      ;
; N/A                                     ; None                                                ; 38.208 ns  ; PC_Register:inst2|PC_out[2]              ; Hex3_D ; Key_0      ;
; N/A                                     ; None                                                ; 38.190 ns  ; PC_Register:inst2|PC_out[5]              ; Hex3_F ; Key_0      ;
; N/A                                     ; None                                                ; 38.124 ns  ; PC_Register:inst2|PC_out[5]              ; Hex3_E ; Key_0      ;
; N/A                                     ; None                                                ; 38.022 ns  ; PC_Register:inst2|PC_out[7]              ; Hex3_D ; Key_0      ;
; N/A                                     ; None                                                ; 37.893 ns  ; PC_Register:inst2|PC_out[4]              ; Hex3_C ; Key_0      ;
; N/A                                     ; None                                                ; 37.887 ns  ; PC_Register:inst2|PC_out[4]              ; Hex3_B ; Key_0      ;
; N/A                                     ; None                                                ; 37.827 ns  ; PC_Register:inst2|PC_out[5]              ; Hex3_D ; Key_0      ;
; N/A                                     ; None                                                ; 37.812 ns  ; PC_Register:inst2|PC_out[6]              ; Hex2_G ; Key_0      ;
; N/A                                     ; None                                                ; 37.808 ns  ; PC_Register:inst2|PC_out[6]              ; Hex2_D ; Key_0      ;
; N/A                                     ; None                                                ; 37.807 ns  ; PC_Register:inst2|PC_out[6]              ; Hex2_C ; Key_0      ;
; N/A                                     ; None                                                ; 37.800 ns  ; PC_Register:inst2|PC_out[6]              ; Hex2_E ; Key_0      ;
; N/A                                     ; None                                                ; 37.793 ns  ; PC_Register:inst2|PC_out[6]              ; Hex2_F ; Key_0      ;
; N/A                                     ; None                                                ; 37.742 ns  ; PC_Register:inst2|PC_out[3]              ; Hex2_G ; Key_0      ;
; N/A                                     ; None                                                ; 37.738 ns  ; PC_Register:inst2|PC_out[3]              ; Hex2_D ; Key_0      ;
; N/A                                     ; None                                                ; 37.737 ns  ; PC_Register:inst2|PC_out[3]              ; Hex2_C ; Key_0      ;
; N/A                                     ; None                                                ; 37.730 ns  ; PC_Register:inst2|PC_out[3]              ; Hex2_E ; Key_0      ;
; N/A                                     ; None                                                ; 37.726 ns  ; PC_Register:inst2|PC_out[4]              ; Hex3_G ; Key_0      ;
; N/A                                     ; None                                                ; 37.723 ns  ; PC_Register:inst2|PC_out[3]              ; Hex2_F ; Key_0      ;
; N/A                                     ; None                                                ; 37.686 ns  ; PC_Register:inst2|PC_out[4]              ; Hex3_A ; Key_0      ;
; N/A                                     ; None                                                ; 37.674 ns  ; PC_Register:inst2|PC_out[2]              ; Hex2_G ; Key_0      ;
; N/A                                     ; None                                                ; 37.670 ns  ; PC_Register:inst2|PC_out[2]              ; Hex2_D ; Key_0      ;
; N/A                                     ; None                                                ; 37.669 ns  ; PC_Register:inst2|PC_out[2]              ; Hex2_C ; Key_0      ;
; N/A                                     ; None                                                ; 37.662 ns  ; PC_Register:inst2|PC_out[2]              ; Hex2_E ; Key_0      ;
; N/A                                     ; None                                                ; 37.655 ns  ; PC_Register:inst2|PC_out[2]              ; Hex2_F ; Key_0      ;
; N/A                                     ; None                                                ; 37.653 ns  ; PC_Register:inst2|PC_out[6]              ; Hex2_B ; Key_0      ;
; N/A                                     ; None                                                ; 37.583 ns  ; PC_Register:inst2|PC_out[3]              ; Hex2_B ; Key_0      ;
; N/A                                     ; None                                                ; 37.515 ns  ; PC_Register:inst2|PC_out[2]              ; Hex2_B ; Key_0      ;
; N/A                                     ; None                                                ; 37.488 ns  ; PC_Register:inst2|PC_out[7]              ; Hex2_G ; Key_0      ;
; N/A                                     ; None                                                ; 37.484 ns  ; PC_Register:inst2|PC_out[7]              ; Hex2_D ; Key_0      ;
; N/A                                     ; None                                                ; 37.483 ns  ; PC_Register:inst2|PC_out[7]              ; Hex2_C ; Key_0      ;
; N/A                                     ; None                                                ; 37.482 ns  ; PC_Register:inst2|PC_out[6]              ; Hex1_F ; Key_0      ;
; N/A                                     ; None                                                ; 37.476 ns  ; PC_Register:inst2|PC_out[7]              ; Hex2_E ; Key_0      ;
; N/A                                     ; None                                                ; 37.472 ns  ; PC_Register:inst2|PC_out[6]              ; Hex1_A ; Key_0      ;
; N/A                                     ; None                                                ; 37.469 ns  ; PC_Register:inst2|PC_out[7]              ; Hex2_F ; Key_0      ;
; N/A                                     ; None                                                ; 37.429 ns  ; PC_Register:inst2|PC_out[6]              ; Hex2_A ; Key_0      ;
; N/A                                     ; None                                                ; 37.412 ns  ; PC_Register:inst2|PC_out[3]              ; Hex1_F ; Key_0      ;
; N/A                                     ; None                                                ; 37.402 ns  ; PC_Register:inst2|PC_out[3]              ; Hex1_A ; Key_0      ;
; N/A                                     ; None                                                ; 37.359 ns  ; PC_Register:inst2|PC_out[3]              ; Hex2_A ; Key_0      ;
; N/A                                     ; None                                                ; 37.354 ns  ; PC_Register:inst2|PC_out[6]              ; Hex1_G ; Key_0      ;
; N/A                                     ; None                                                ; 37.352 ns  ; PC_Register:inst2|PC_out[4]              ; Hex3_F ; Key_0      ;
; N/A                                     ; None                                                ; 37.344 ns  ; PC_Register:inst2|PC_out[2]              ; Hex1_F ; Key_0      ;
; N/A                                     ; None                                                ; 37.334 ns  ; PC_Register:inst2|PC_out[2]              ; Hex1_A ; Key_0      ;
; N/A                                     ; None                                                ; 37.329 ns  ; PC_Register:inst2|PC_out[7]              ; Hex2_B ; Key_0      ;
; N/A                                     ; None                                                ; 37.293 ns  ; PC_Register:inst2|PC_out[5]              ; Hex2_G ; Key_0      ;
; N/A                                     ; None                                                ; 37.291 ns  ; PC_Register:inst2|PC_out[2]              ; Hex2_A ; Key_0      ;
; N/A                                     ; None                                                ; 37.289 ns  ; PC_Register:inst2|PC_out[5]              ; Hex2_D ; Key_0      ;
; N/A                                     ; None                                                ; 37.288 ns  ; PC_Register:inst2|PC_out[5]              ; Hex2_C ; Key_0      ;
; N/A                                     ; None                                                ; 37.286 ns  ; PC_Register:inst2|PC_out[4]              ; Hex3_E ; Key_0      ;
; N/A                                     ; None                                                ; 37.284 ns  ; PC_Register:inst2|PC_out[3]              ; Hex1_G ; Key_0      ;
; N/A                                     ; None                                                ; 37.281 ns  ; PC_Register:inst2|PC_out[5]              ; Hex2_E ; Key_0      ;
; N/A                                     ; None                                                ; 37.274 ns  ; PC_Register:inst2|PC_out[5]              ; Hex2_F ; Key_0      ;
; N/A                                     ; None                                                ; 37.216 ns  ; PC_Register:inst2|PC_out[2]              ; Hex1_G ; Key_0      ;
; N/A                                     ; None                                                ; 37.158 ns  ; PC_Register:inst2|PC_out[7]              ; Hex1_F ; Key_0      ;
; N/A                                     ; None                                                ; 37.148 ns  ; PC_Register:inst2|PC_out[7]              ; Hex1_A ; Key_0      ;
; N/A                                     ; None                                                ; 37.134 ns  ; PC_Register:inst2|PC_out[5]              ; Hex2_B ; Key_0      ;
; N/A                                     ; None                                                ; 37.120 ns  ; PC_Register:inst2|PC_out[6]              ; Hex1_E ; Key_0      ;
; N/A                                     ; None                                                ; 37.114 ns  ; PC_Register:inst2|PC_out[6]              ; Hex1_D ; Key_0      ;
; N/A                                     ; None                                                ; 37.105 ns  ; PC_Register:inst2|PC_out[7]              ; Hex2_A ; Key_0      ;
; N/A                                     ; None                                                ; 37.101 ns  ; PC_Register:inst2|PC_out[6]              ; Hex1_C ; Key_0      ;
; N/A                                     ; None                                                ; 37.095 ns  ; PC_Register:inst2|PC_out[6]              ; Hex1_B ; Key_0      ;
; N/A                                     ; None                                                ; 37.050 ns  ; PC_Register:inst2|PC_out[3]              ; Hex1_E ; Key_0      ;
; N/A                                     ; None                                                ; 37.044 ns  ; PC_Register:inst2|PC_out[3]              ; Hex1_D ; Key_0      ;
; N/A                                     ; None                                                ; 37.031 ns  ; PC_Register:inst2|PC_out[3]              ; Hex1_C ; Key_0      ;
; N/A                                     ; None                                                ; 37.030 ns  ; PC_Register:inst2|PC_out[7]              ; Hex1_G ; Key_0      ;
; N/A                                     ; None                                                ; 37.025 ns  ; PC_Register:inst2|PC_out[3]              ; Hex1_B ; Key_0      ;
; N/A                                     ; None                                                ; 36.989 ns  ; PC_Register:inst2|PC_out[4]              ; Hex3_D ; Key_0      ;
; N/A                                     ; None                                                ; 36.982 ns  ; PC_Register:inst2|PC_out[2]              ; Hex1_E ; Key_0      ;
; N/A                                     ; None                                                ; 36.976 ns  ; PC_Register:inst2|PC_out[2]              ; Hex1_D ; Key_0      ;
; N/A                                     ; None                                                ; 36.963 ns  ; PC_Register:inst2|PC_out[5]              ; Hex1_F ; Key_0      ;
; N/A                                     ; None                                                ; 36.963 ns  ; PC_Register:inst2|PC_out[2]              ; Hex1_C ; Key_0      ;
; N/A                                     ; None                                                ; 36.957 ns  ; PC_Register:inst2|PC_out[2]              ; Hex1_B ; Key_0      ;
; N/A                                     ; None                                                ; 36.953 ns  ; PC_Register:inst2|PC_out[5]              ; Hex1_A ; Key_0      ;
; N/A                                     ; None                                                ; 36.910 ns  ; PC_Register:inst2|PC_out[5]              ; Hex2_A ; Key_0      ;
; N/A                                     ; None                                                ; 36.835 ns  ; PC_Register:inst2|PC_out[5]              ; Hex1_G ; Key_0      ;
; N/A                                     ; None                                                ; 36.796 ns  ; PC_Register:inst2|PC_out[7]              ; Hex1_E ; Key_0      ;
; N/A                                     ; None                                                ; 36.790 ns  ; PC_Register:inst2|PC_out[7]              ; Hex1_D ; Key_0      ;
; N/A                                     ; None                                                ; 36.777 ns  ; PC_Register:inst2|PC_out[7]              ; Hex1_C ; Key_0      ;
; N/A                                     ; None                                                ; 36.771 ns  ; PC_Register:inst2|PC_out[7]              ; Hex1_B ; Key_0      ;
; N/A                                     ; None                                                ; 36.601 ns  ; PC_Register:inst2|PC_out[5]              ; Hex1_E ; Key_0      ;
; N/A                                     ; None                                                ; 36.595 ns  ; PC_Register:inst2|PC_out[5]              ; Hex1_D ; Key_0      ;
; N/A                                     ; None                                                ; 36.582 ns  ; PC_Register:inst2|PC_out[5]              ; Hex1_C ; Key_0      ;
; N/A                                     ; None                                                ; 36.580 ns  ; PC_Register:inst2|PC_out[6]              ; Hex0_G ; Key_0      ;
; N/A                                     ; None                                                ; 36.576 ns  ; PC_Register:inst2|PC_out[5]              ; Hex1_B ; Key_0      ;
; N/A                                     ; None                                                ; 36.571 ns  ; PC_Register:inst2|PC_out[6]              ; Hex0_E ; Key_0      ;
; N/A                                     ; None                                                ; 36.558 ns  ; PC_Register:inst2|PC_out[6]              ; Hex0_F ; Key_0      ;
; N/A                                     ; None                                                ; 36.544 ns  ; PC_Register:inst2|PC_out[6]              ; Hex0_C ; Key_0      ;
; N/A                                     ; None                                                ; 36.510 ns  ; PC_Register:inst2|PC_out[3]              ; Hex0_G ; Key_0      ;
; N/A                                     ; None                                                ; 36.501 ns  ; PC_Register:inst2|PC_out[3]              ; Hex0_E ; Key_0      ;
; N/A                                     ; None                                                ; 36.488 ns  ; PC_Register:inst2|PC_out[3]              ; Hex0_F ; Key_0      ;
; N/A                                     ; None                                                ; 36.474 ns  ; PC_Register:inst2|PC_out[3]              ; Hex0_C ; Key_0      ;
; N/A                                     ; None                                                ; 36.455 ns  ; PC_Register:inst2|PC_out[4]              ; Hex2_G ; Key_0      ;
; N/A                                     ; None                                                ; 36.451 ns  ; PC_Register:inst2|PC_out[4]              ; Hex2_D ; Key_0      ;
; N/A                                     ; None                                                ; 36.450 ns  ; PC_Register:inst2|PC_out[4]              ; Hex2_C ; Key_0      ;
; N/A                                     ; None                                                ; 36.443 ns  ; PC_Register:inst2|PC_out[4]              ; Hex2_E ; Key_0      ;
; N/A                                     ; None                                                ; 36.442 ns  ; PC_Register:inst2|PC_out[2]              ; Hex0_G ; Key_0      ;
; N/A                                     ; None                                                ; 36.436 ns  ; PC_Register:inst2|PC_out[4]              ; Hex2_F ; Key_0      ;
; N/A                                     ; None                                                ; 36.433 ns  ; PC_Register:inst2|PC_out[2]              ; Hex0_E ; Key_0      ;
; N/A                                     ; None                                                ; 36.420 ns  ; PC_Register:inst2|PC_out[2]              ; Hex0_F ; Key_0      ;
; N/A                                     ; None                                                ; 36.406 ns  ; PC_Register:inst2|PC_out[2]              ; Hex0_C ; Key_0      ;
; N/A                                     ; None                                                ; 36.296 ns  ; PC_Register:inst2|PC_out[4]              ; Hex2_B ; Key_0      ;
; N/A                                     ; None                                                ; 36.256 ns  ; PC_Register:inst2|PC_out[7]              ; Hex0_G ; Key_0      ;
; N/A                                     ; None                                                ; 36.247 ns  ; PC_Register:inst2|PC_out[7]              ; Hex0_E ; Key_0      ;
; N/A                                     ; None                                                ; 36.234 ns  ; PC_Register:inst2|PC_out[7]              ; Hex0_F ; Key_0      ;
; N/A                                     ; None                                                ; 36.220 ns  ; PC_Register:inst2|PC_out[7]              ; Hex0_C ; Key_0      ;
; N/A                                     ; None                                                ; 36.213 ns  ; PC_Register:inst2|PC_out[6]              ; Hex0_B ; Key_0      ;
; N/A                                     ; None                                                ; 36.205 ns  ; PC_Register:inst2|PC_out[6]              ; Hex0_D ; Key_0      ;
; N/A                                     ; None                                                ; 36.180 ns  ; PC_Register:inst2|PC_out[6]              ; Hex0_A ; Key_0      ;
; N/A                                     ; None                                                ; 36.143 ns  ; PC_Register:inst2|PC_out[3]              ; Hex0_B ; Key_0      ;
; N/A                                     ; None                                                ; 36.135 ns  ; PC_Register:inst2|PC_out[3]              ; Hex0_D ; Key_0      ;
; N/A                                     ; None                                                ; 36.125 ns  ; PC_Register:inst2|PC_out[4]              ; Hex1_F ; Key_0      ;
; N/A                                     ; None                                                ; 36.115 ns  ; PC_Register:inst2|PC_out[4]              ; Hex1_A ; Key_0      ;
; N/A                                     ; None                                                ; 36.110 ns  ; PC_Register:inst2|PC_out[3]              ; Hex0_A ; Key_0      ;
; N/A                                     ; None                                                ; 36.075 ns  ; PC_Register:inst2|PC_out[2]              ; Hex0_B ; Key_0      ;
; N/A                                     ; None                                                ; 36.072 ns  ; PC_Register:inst2|PC_out[4]              ; Hex2_A ; Key_0      ;
; N/A                                     ; None                                                ; 36.067 ns  ; PC_Register:inst2|PC_out[2]              ; Hex0_D ; Key_0      ;
; N/A                                     ; None                                                ; 36.061 ns  ; PC_Register:inst2|PC_out[5]              ; Hex0_G ; Key_0      ;
; N/A                                     ; None                                                ; 36.052 ns  ; PC_Register:inst2|PC_out[5]              ; Hex0_E ; Key_0      ;
; N/A                                     ; None                                                ; 36.042 ns  ; PC_Register:inst2|PC_out[2]              ; Hex0_A ; Key_0      ;
; N/A                                     ; None                                                ; 36.039 ns  ; PC_Register:inst2|PC_out[5]              ; Hex0_F ; Key_0      ;
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; N/A                                     ; None                                                ; 35.997 ns  ; PC_Register:inst2|PC_out[4]              ; Hex1_G ; Key_0      ;
; N/A                                     ; None                                                ; 35.889 ns  ; PC_Register:inst2|PC_out[7]              ; Hex0_B ; Key_0      ;
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; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ;            ;                                          ;        ;            ;
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+---------------------------------------------------------------+
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; N/A           ; None        ; -5.755 ns ; Key_0         ; Data_Memory:inst26|sram_address[14]         ; FPGA_Clock ;
; N/A           ; None        ; -5.755 ns ; Key_0         ; Data_Memory:inst26|sram_address[13]         ; FPGA_Clock ;
; N/A           ; None        ; -5.755 ns ; Key_0         ; Data_Memory:inst26|sram_address[12]         ; FPGA_Clock ;
; N/A           ; None        ; -5.755 ns ; Key_0         ; Data_Memory:inst26|sram_address[11]         ; FPGA_Clock ;
; N/A           ; None        ; -5.755 ns ; Key_0         ; Data_Memory:inst26|sram_address[10]         ; FPGA_Clock ;
; N/A           ; None        ; -6.283 ns ; Key_0         ; Data_Memory:inst26|sram_address[1]          ; FPGA_Clock ;
; N/A           ; None        ; -6.303 ns ; Key_0         ; Data_Memory:inst26|sram_address[9]          ; FPGA_Clock ;
; N/A           ; None        ; -6.303 ns ; Key_0         ; Data_Memory:inst26|sram_address[8]          ; FPGA_Clock ;
; N/A           ; None        ; -6.303 ns ; Key_0         ; Data_Memory:inst26|sram_address[7]          ; FPGA_Clock ;
; N/A           ; None        ; -6.303 ns ; Key_0         ; Data_Memory:inst26|sram_address[6]          ; FPGA_Clock ;
; N/A           ; None        ; -6.303 ns ; Key_0         ; Data_Memory:inst26|sram_address[4]          ; FPGA_Clock ;
; N/A           ; None        ; -6.409 ns ; Key_0         ; Data_Memory:inst26|sram_not_we              ; FPGA_Clock ;
; N/A           ; None        ; -6.464 ns ; Key_0         ; Data_Memory:inst26|sram_address[0]          ; FPGA_Clock ;
; N/A           ; None        ; -6.521 ns ; Key_0         ; Data_Memory:inst26|sram_write_data[8]       ; FPGA_Clock ;
; N/A           ; None        ; -6.575 ns ; Key_0         ; Data_Memory:inst26|sram_address[5]          ; FPGA_Clock ;
; N/A           ; None        ; -6.575 ns ; Key_0         ; Data_Memory:inst26|sram_address[3]          ; FPGA_Clock ;
; N/A           ; None        ; -6.575 ns ; Key_0         ; Data_Memory:inst26|sram_address[2]          ; FPGA_Clock ;
; N/A           ; None        ; -6.807 ns ; Key_0         ; Data_Memory:inst26|sram_write_data[2]       ; FPGA_Clock ;
; N/A           ; None        ; -6.807 ns ; Key_0         ; Data_Memory:inst26|sram_write_data[0]       ; FPGA_Clock ;
; N/A           ; None        ; -6.874 ns ; Key_0         ; Data_Memory:inst26|sram_not_oe              ; FPGA_Clock ;
; N/A           ; None        ; -7.231 ns ; Key_0         ; Data_Memory:inst26|sram_write_data[1]       ; FPGA_Clock ;
; N/A           ; None        ; -7.231 ns ; Key_0         ; Data_Memory:inst26|sram_write_data[4]       ; FPGA_Clock ;
; N/A           ; None        ; -7.231 ns ; Key_0         ; Data_Memory:inst26|sram_write_data[7]       ; FPGA_Clock ;
; N/A           ; None        ; -7.231 ns ; Key_0         ; Data_Memory:inst26|sram_write_data[6]       ; FPGA_Clock ;
; N/A           ; None        ; -7.231 ns ; Key_0         ; Data_Memory:inst26|sram_write_data[3]       ; FPGA_Clock ;
; N/A           ; None        ; -7.231 ns ; Key_0         ; Data_Memory:inst26|sram_write_data[11]      ; FPGA_Clock ;
; N/A           ; None        ; -7.231 ns ; Key_0         ; Data_Memory:inst26|sram_write_data[5]       ; FPGA_Clock ;
; N/A           ; None        ; -7.231 ns ; Key_0         ; Data_Memory:inst26|sram_write_data[10]      ; FPGA_Clock ;
; N/A           ; None        ; -7.231 ns ; Key_0         ; Data_Memory:inst26|sram_write_data[15]      ; FPGA_Clock ;
; N/A           ; None        ; -7.231 ns ; Key_0         ; Data_Memory:inst26|sram_write_data[9]       ; FPGA_Clock ;
; N/A           ; None        ; -7.231 ns ; Key_0         ; Data_Memory:inst26|sram_write_data[12]      ; FPGA_Clock ;
; N/A           ; None        ; -7.231 ns ; Key_0         ; Data_Memory:inst26|sram_write_data[13]      ; FPGA_Clock ;
; N/A           ; None        ; -7.231 ns ; Key_0         ; Data_Memory:inst26|sram_write_data[14]      ; FPGA_Clock ;
+---------------+-------------+-----------+---------------+---------------------------------------------+------------+


+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Classic Timing Analyzer
    Info: Version 7.2 Build 151 09/26/2007 SJ Full Version
    Info: Processing started: Sun Dec 02 19:54:58 2007
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off single_cycle_datapath -c single_cycle_datapath --timing_analysis_only
Info: Slack time is 970.887 ns for clock "Key_0" between source register "PC_Register:inst2|PC_out[6]" and destination register "Register_File:inst29|registers~1934"
    Info: Fmax is 34.35 MHz (period= 29.113 ns)
    Info: + Largest register to register requirement is 999.660 ns
        Info: + Setup relationship between source and destination is 1000.000 ns
            Info: + Latch edge is 1500.000 ns
                Info: Clock period of Destination clock "Key_0" is 1000.000 ns with inverted offset of 500.000 ns and duty cycle of 50
                Info: Multicycle Setup factor for Destination register is 1
            Info: - Launch edge is 500.000 ns
                Info: Clock period of Source clock "Key_0" is 1000.000 ns with inverted offset of 500.000 ns and duty cycle of 50
                Info: Multicycle Setup factor for Source register is 1
        Info: + Largest clock skew is -0.101 ns
            Info: + Shortest clock path from clock "Key_0" to destination register is 3.487 ns
                Info: 1: + IC(0.000 ns) + CELL(0.864 ns) = 0.864 ns; Loc. = PIN_R22; Fanout = 1063; CLK Node = 'Key_0'
                Info: 2: + IC(2.021 ns) + CELL(0.602 ns) = 3.487 ns; Loc. = LCFF_X36_Y13_N19; Fanout = 1; REG Node = 'Register_File:inst29|registers~1934'
                Info: Total cell delay = 1.466 ns ( 42.04 % )
                Info: Total interconnect delay = 2.021 ns ( 57.96 % )
            Info: - Longest clock path from clock "Key_0" to source register is 3.588 ns
                Info: 1: + IC(0.000 ns) + CELL(0.864 ns) = 0.864 ns; Loc. = PIN_R22; Fanout = 1063; CLK Node = 'Key_0'
                Info: 2: + IC(2.122 ns) + CELL(0.602 ns) = 3.588 ns; Loc. = LCFF_X32_Y16_N9; Fanout = 50; REG Node = 'PC_Register:inst2|PC_out[6]'
                Info: Total cell delay = 1.466 ns ( 40.86 % )
                Info: Total interconnect delay = 2.122 ns ( 59.14 % )
        Info: - Micro clock to output delay of source is 0.277 ns
        Info: - Micro setup delay of destination is -0.038 ns
    Info: - Longest register to register delay is 28.773 ns
        Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X32_Y16_N9; Fanout = 50; REG Node = 'PC_Register:inst2|PC_out[6]'
        Info: 2: + IC(2.200 ns) + CELL(0.542 ns) = 2.742 ns; Loc. = LCCOMB_X34_Y16_N24; Fanout = 1; COMB Node = 'Instruction_Memory:inst4|WideOr26~178'
        Info: 3: + IC(1.183 ns) + CELL(0.545 ns) = 4.470 ns; Loc. = LCCOMB_X37_Y14_N4; Fanout = 124; COMB Node = 'Instruction_Memory:inst4|WideOr26~181'
        Info: 4: + IC(2.230 ns) + CELL(0.521 ns) = 7.221 ns; Loc. = LCCOMB_X39_Y12_N10; Fanout = 1; COMB Node = 'Register_File:inst29|registers__dual~3165'
        Info: 5: + IC(0.563 ns) + CELL(0.545 ns) = 8.329 ns; Loc. = LCCOMB_X40_Y12_N28; Fanout = 1; COMB Node = 'Register_File:inst29|registers__dual~3166'
        Info: 6: + IC(2.508 ns) + CELL(0.545 ns) = 11.382 ns; Loc. = LCCOMB_X39_Y10_N8; Fanout = 3; COMB Node = 'Register_File:inst29|registers__dual~3167'
        Info: 7: + IC(4.655 ns) + CELL(0.545 ns) = 16.582 ns; Loc. = LCCOMB_X30_Y13_N10; Fanout = 3; COMB Node = 'ALU:inst31|Bprime[0]~3022'
        Info: 8: + IC(0.322 ns) + CELL(0.517 ns) = 17.421 ns; Loc. = LCCOMB_X30_Y13_N18; Fanout = 2; COMB Node = 'ALU:inst31|Add0~399'
        Info: 9: + IC(0.000 ns) + CELL(0.080 ns) = 17.501 ns; Loc. = LCCOMB_X30_Y13_N20; Fanout = 2; COMB Node = 'ALU:inst31|Add0~401'
        Info: 10: + IC(0.000 ns) + CELL(0.080 ns) = 17.581 ns; Loc. = LCCOMB_X30_Y13_N22; Fanout = 2; COMB Node = 'ALU:inst31|Add0~403'
        Info: 11: + IC(0.000 ns) + CELL(0.080 ns) = 17.661 ns; Loc. = LCCOMB_X30_Y13_N24; Fanout = 2; COMB Node = 'ALU:inst31|Add0~405'
        Info: 12: + IC(0.000 ns) + CELL(0.080 ns) = 17.741 ns; Loc. = LCCOMB_X30_Y13_N26; Fanout = 2; COMB Node = 'ALU:inst31|Add0~407'
        Info: 13: + IC(0.000 ns) + CELL(0.080 ns) = 17.821 ns; Loc. = LCCOMB_X30_Y13_N28; Fanout = 2; COMB Node = 'ALU:inst31|Add0~409'
        Info: 14: + IC(0.000 ns) + CELL(0.161 ns) = 17.982 ns; Loc. = LCCOMB_X30_Y13_N30; Fanout = 2; COMB Node = 'ALU:inst31|Add0~411'
        Info: 15: + IC(0.000 ns) + CELL(0.458 ns) = 18.440 ns; Loc. = LCCOMB_X30_Y12_N0; Fanout = 1; COMB Node = 'ALU:inst31|Add0~412'
        Info: 16: + IC(0.528 ns) + CELL(0.521 ns) = 19.489 ns; Loc. = LCCOMB_X29_Y12_N20; Fanout = 4; COMB Node = 'ALU:inst31|Mux24~179'
        Info: 17: + IC(2.403 ns) + CELL(0.545 ns) = 22.437 ns; Loc. = LCCOMB_X38_Y14_N2; Fanout = 32; COMB Node = 'Two_by_32_mux:inst7|out[7]~1192'
        Info: 18: + IC(5.923 ns) + CELL(0.413 ns) = 28.773 ns; Loc. = LCFF_X36_Y13_N19; Fanout = 1; REG Node = 'Register_File:inst29|registers~1934'
        Info: Total cell delay = 6.258 ns ( 21.75 % )
        Info: Total interconnect delay = 22.515 ns ( 78.25 % )
Info: Slack time is 16.213 ns for clock "FPGA_Clock" between source register "Data_Memory:inst26|curr_state.s_write_lower" and destination register "Data_Memory:inst26|sram_address[2]"
    Info: Fmax is 264.06 MHz (period= 3.787 ns)
    Info: + Largest register to register requirement is 19.767 ns
        Info: + Setup relationship between source and destination is 20.000 ns
            Info: + Latch edge is 20.000 ns
                Info: Clock period of Destination clock "FPGA_Clock" is 20.000 ns with  offset of 0.000 ns and duty cycle of 50
                Info: Multicycle Setup factor for Destination register is 1
            Info: - Launch edge is 0.000 ns
                Info: Clock period of Source clock "FPGA_Clock" is 20.000 ns with  offset of 0.000 ns and duty cycle of 50
                Info: Multicycle Setup factor for Source register is 1
        Info: + Largest clock skew is 0.006 ns
            Info: + Shortest clock path from clock "FPGA_Clock" to destination register is 2.850 ns
                Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_A12; Fanout = 1; CLK Node = 'FPGA_Clock'
                Info: 2: + IC(0.232 ns) + CELL(0.000 ns) = 1.258 ns; Loc. = CLKCTRL_G10; Fanout = 73; COMB Node = 'FPGA_Clock~clkctrl'
                Info: 3: + IC(0.990 ns) + CELL(0.602 ns) = 2.850 ns; Loc. = LCFF_X31_Y13_N11; Fanout = 1; REG Node = 'Data_Memory:inst26|sram_address[2]'
                Info: Total cell delay = 1.628 ns ( 57.12 % )
                Info: Total interconnect delay = 1.222 ns ( 42.88 % )
            Info: - Longest clock path from clock "FPGA_Clock" to source register is 2.844 ns
                Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_A12; Fanout = 1; CLK Node = 'FPGA_Clock'
                Info: 2: + IC(0.232 ns) + CELL(0.000 ns) = 1.258 ns; Loc. = CLKCTRL_G10; Fanout = 73; COMB Node = 'FPGA_Clock~clkctrl'
                Info: 3: + IC(0.984 ns) + CELL(0.602 ns) = 2.844 ns; Loc. = LCFF_X26_Y12_N31; Fanout = 3; REG Node = 'Data_Memory:inst26|curr_state.s_write_lower'
                Info: Total cell delay = 1.628 ns ( 57.24 % )
                Info: Total interconnect delay = 1.216 ns ( 42.76 % )
        Info: - Micro clock to output delay of source is 0.277 ns
        Info: - Micro setup delay of destination is -0.038 ns
    Info: - Longest register to register delay is 3.554 ns
        Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X26_Y12_N31; Fanout = 3; REG Node = 'Data_Memory:inst26|curr_state.s_write_lower'
        Info: 2: + IC(0.369 ns) + CELL(0.458 ns) = 0.827 ns; Loc. = LCCOMB_X26_Y12_N12; Fanout = 2; COMB Node = 'Data_Memory:inst26|Selector17~156'
        Info: 3: + IC(0.317 ns) + CELL(0.541 ns) = 1.685 ns; Loc. = LCCOMB_X26_Y12_N0; Fanout = 16; COMB Node = 'Data_Memory:inst26|sram_address[7]~615'
        Info: 4: + IC(1.111 ns) + CELL(0.758 ns) = 3.554 ns; Loc. = LCFF_X31_Y13_N11; Fanout = 1; REG Node = 'Data_Memory:inst26|sram_address[2]'
        Info: Total cell delay = 1.757 ns ( 49.44 % )
        Info: Total interconnect delay = 1.797 ns ( 50.56 % )
Info: Minimum slack time is 1.448 ns for clock "Key_0" between source register "PC_Register:inst2|PC_out[30]" and destination register "PC_Register:inst2|PC_out[30]"
    Info: + Shortest register to register delay is 1.457 ns
        Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X29_Y15_N31; Fanout = 3; REG Node = 'PC_Register:inst2|PC_out[30]'
        Info: 2: + IC(0.365 ns) + CELL(0.521 ns) = 0.886 ns; Loc. = LCCOMB_X29_Y15_N26; Fanout = 3; COMB Node = 'add4:inst17|PCplus4[30]~116'
        Info: 3: + IC(0.297 ns) + CELL(0.178 ns) = 1.361 ns; Loc. = LCCOMB_X29_Y15_N30; Fanout = 1; COMB Node = 'pc_mux:inst44|pc_out[30]~1176'
        Info: 4: + IC(0.000 ns) + CELL(0.096 ns) = 1.457 ns; Loc. = LCFF_X29_Y15_N31; Fanout = 3; REG Node = 'PC_Register:inst2|PC_out[30]'
        Info: Total cell delay = 0.795 ns ( 54.56 % )
        Info: Total interconnect delay = 0.662 ns ( 45.44 % )
    Info: - Smallest register to register requirement is 0.009 ns
        Info: + Hold relationship between source and destination is 0.000 ns
            Info: + Latch edge is 500.000 ns
                Info: Clock period of Destination clock "Key_0" is 1000.000 ns with inverted offset of 500.000 ns and duty cycle of 50
                Info: Multicycle Setup factor for Destination register is 1
                Info: Multicycle Hold factor for Destination register is 1
            Info: - Launch edge is 500.000 ns
                Info: Clock period of Source clock "Key_0" is 1000.000 ns with inverted offset of 500.000 ns and duty cycle of 50
                Info: Multicycle Setup factor for Source register is 1
                Info: Multicycle Hold factor for Source register is 1
        Info: + Smallest clock skew is 0.000 ns
            Info: + Longest clock path from clock "Key_0" to destination register is 3.599 ns
                Info: 1: + IC(0.000 ns) + CELL(0.864 ns) = 0.864 ns; Loc. = PIN_R22; Fanout = 1063; CLK Node = 'Key_0'
                Info: 2: + IC(2.133 ns) + CELL(0.602 ns) = 3.599 ns; Loc. = LCFF_X29_Y15_N31; Fanout = 3; REG Node = 'PC_Register:inst2|PC_out[30]'
                Info: Total cell delay = 1.466 ns ( 40.73 % )
                Info: Total interconnect delay = 2.133 ns ( 59.27 % )
            Info: - Shortest clock path from clock "Key_0" to source register is 3.599 ns
                Info: 1: + IC(0.000 ns) + CELL(0.864 ns) = 0.864 ns; Loc. = PIN_R22; Fanout = 1063; CLK Node = 'Key_0'
                Info: 2: + IC(2.133 ns) + CELL(0.602 ns) = 3.599 ns; Loc. = LCFF_X29_Y15_N31; Fanout = 3; REG Node = 'PC_Register:inst2|PC_out[30]'
                Info: Total cell delay = 1.466 ns ( 40.73 % )
                Info: Total interconnect delay = 2.133 ns ( 59.27 % )
        Info: - Micro clock to output delay of source is 0.277 ns
        Info: + Micro hold delay of destination is 0.286 ns
Info: Minimum slack time is 445 ps for clock "FPGA_Clock" between source register "Data_Memory:inst26|sram_address[0]" and destination register "Data_Memory:inst26|sram_address[0]"
    Info: + Shortest register to register delay is 0.454 ns
        Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X27_Y12_N25; Fanout = 2; REG Node = 'Data_Memory:inst26|sram_address[0]'
        Info: 2: + IC(0.000 ns) + CELL(0.358 ns) = 0.358 ns; Loc. = LCCOMB_X27_Y12_N24; Fanout = 1; COMB Node = 'Data_Memory:inst26|Selector17~157'
        Info: 3: + IC(0.000 ns) + CELL(0.096 ns) = 0.454 ns; Loc. = LCFF_X27_Y12_N25; Fanout = 2; REG Node = 'Data_Memory:inst26|sram_address[0]'
        Info: Total cell delay = 0.454 ns ( 100.00 % )
    Info: - Smallest register to register requirement is 0.009 ns
        Info: + Hold relationship between source and destination is 0.000 ns
            Info: + Latch edge is 0.000 ns
                Info: Clock period of Destination clock "FPGA_Clock" is 20.000 ns with  offset of 0.000 ns and duty cycle of 50
                Info: Multicycle Setup factor for Destination register is 1
                Info: Multicycle Hold factor for Destination register is 1
            Info: - Launch edge is 0.000 ns
                Info: Clock period of Source clock "FPGA_Clock" is 20.000 ns with  offset of 0.000 ns and duty cycle of 50
                Info: Multicycle Setup factor for Source register is 1
                Info: Multicycle Hold factor for Source register is 1
        Info: + Smallest clock skew is 0.000 ns
            Info: + Longest clock path from clock "FPGA_Clock" to destination register is 2.844 ns
                Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_A12; Fanout = 1; CLK Node = 'FPGA_Clock'
                Info: 2: + IC(0.232 ns) + CELL(0.000 ns) = 1.258 ns; Loc. = CLKCTRL_G10; Fanout = 73; COMB Node = 'FPGA_Clock~clkctrl'
                Info: 3: + IC(0.984 ns) + CELL(0.602 ns) = 2.844 ns; Loc. = LCFF_X27_Y12_N25; Fanout = 2; REG Node = 'Data_Memory:inst26|sram_address[0]'
                Info: Total cell delay = 1.628 ns ( 57.24 % )
                Info: Total interconnect delay = 1.216 ns ( 42.76 % )
            Info: - Shortest clock path from clock "FPGA_Clock" to source register is 2.844 ns
                Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_A12; Fanout = 1; CLK Node = 'FPGA_Clock'
                Info: 2: + IC(0.232 ns) + CELL(0.000 ns) = 1.258 ns; Loc. = CLKCTRL_G10; Fanout = 73; COMB Node = 'FPGA_Clock~clkctrl'
                Info: 3: + IC(0.984 ns) + CELL(0.602 ns) = 2.844 ns; Loc. = LCFF_X27_Y12_N25; Fanout = 2; REG Node = 'Data_Memory:inst26|sram_address[0]'
                Info: Total cell delay = 1.628 ns ( 57.24 % )
                Info: Total interconnect delay = 1.216 ns ( 42.76 % )
        Info: - Micro clock to output delay of source is 0.277 ns
        Info: + Micro hold delay of destination is 0.286 ns
Info: tsu for register "Data_Memory:inst26|sram_write_data[1]" (data pin = "Key_0", clock pin = "FPGA_Clock") is 7.479 ns
    Info: + Longest pin to register delay is 10.341 ns
        Info: 1: + IC(0.000 ns) + CELL(0.864 ns) = 0.864 ns; Loc. = PIN_R22; Fanout = 1063; CLK Node = 'Key_0'
        Info: 2: + IC(6.671 ns) + CELL(0.545 ns) = 8.080 ns; Loc. = LCCOMB_X26_Y12_N26; Fanout = 16; COMB Node = 'Data_Memory:inst26|CPU_read_data[16]~3215'
        Info: 3: + IC(1.503 ns) + CELL(0.758 ns) = 10.341 ns; Loc. = LCFF_X29_Y7_N21; Fanout = 1; REG Node = 'Data_Memory:inst26|sram_write_data[1]'
        Info: Total cell delay = 2.167 ns ( 20.96 % )
        Info: Total interconnect delay = 8.174 ns ( 79.04 % )
    Info: + Micro setup delay of destination is -0.038 ns
    Info: - Shortest clock path from clock "FPGA_Clock" to destination register is 2.824 ns
        Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_A12; Fanout = 1; CLK Node = 'FPGA_Clock'
        Info: 2: + IC(0.232 ns) + CELL(0.000 ns) = 1.258 ns; Loc. = CLKCTRL_G10; Fanout = 73; COMB Node = 'FPGA_Clock~clkctrl'
        Info: 3: + IC(0.964 ns) + CELL(0.602 ns) = 2.824 ns; Loc. = LCFF_X29_Y7_N21; Fanout = 1; REG Node = 'Data_Memory:inst26|sram_write_data[1]'
        Info: Total cell delay = 1.628 ns ( 57.65 % )
        Info: Total interconnect delay = 1.196 ns ( 42.35 % )
Info: tco from clock "Key_0" to destination pin "Hex3_C" through register "PC_Register:inst2|PC_out[6]" is 39.250 ns
    Info: + Longest clock path from clock "Key_0" to source register is 3.588 ns
        Info: 1: + IC(0.000 ns) + CELL(0.864 ns) = 0.864 ns; Loc. = PIN_R22; Fanout = 1063; CLK Node = 'Key_0'
        Info: 2: + IC(2.122 ns) + CELL(0.602 ns) = 3.588 ns; Loc. = LCFF_X32_Y16_N9; Fanout = 50; REG Node = 'PC_Register:inst2|PC_out[6]'
        Info: Total cell delay = 1.466 ns ( 40.86 % )
        Info: Total interconnect delay = 2.122 ns ( 59.14 % )
    Info: + Micro clock to output delay of source is 0.277 ns
    Info: + Longest register to pin delay is 35.385 ns
        Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X32_Y16_N9; Fanout = 50; REG Node = 'PC_Register:inst2|PC_out[6]'
        Info: 2: + IC(2.200 ns) + CELL(0.542 ns) = 2.742 ns; Loc. = LCCOMB_X34_Y16_N24; Fanout = 1; COMB Node = 'Instruction_Memory:inst4|WideOr26~178'
        Info: 3: + IC(1.183 ns) + CELL(0.545 ns) = 4.470 ns; Loc. = LCCOMB_X37_Y14_N4; Fanout = 124; COMB Node = 'Instruction_Memory:inst4|WideOr26~181'
        Info: 4: + IC(2.230 ns) + CELL(0.521 ns) = 7.221 ns; Loc. = LCCOMB_X39_Y12_N10; Fanout = 1; COMB Node = 'Register_File:inst29|registers__dual~3165'
        Info: 5: + IC(0.563 ns) + CELL(0.545 ns) = 8.329 ns; Loc. = LCCOMB_X40_Y12_N28; Fanout = 1; COMB Node = 'Register_File:inst29|registers__dual~3166'
        Info: 6: + IC(2.508 ns) + CELL(0.545 ns) = 11.382 ns; Loc. = LCCOMB_X39_Y10_N8; Fanout = 3; COMB Node = 'Register_File:inst29|registers__dual~3167'
        Info: 7: + IC(4.655 ns) + CELL(0.545 ns) = 16.582 ns; Loc. = LCCOMB_X30_Y13_N10; Fanout = 3; COMB Node = 'ALU:inst31|Bprime[0]~3022'
        Info: 8: + IC(0.322 ns) + CELL(0.517 ns) = 17.421 ns; Loc. = LCCOMB_X30_Y13_N18; Fanout = 2; COMB Node = 'ALU:inst31|Add0~399'
        Info: 9: + IC(0.000 ns) + CELL(0.080 ns) = 17.501 ns; Loc. = LCCOMB_X30_Y13_N20; Fanout = 2; COMB Node = 'ALU:inst31|Add0~401'
        Info: 10: + IC(0.000 ns) + CELL(0.080 ns) = 17.581 ns; Loc. = LCCOMB_X30_Y13_N22; Fanout = 2; COMB Node = 'ALU:inst31|Add0~403'
        Info: 11: + IC(0.000 ns) + CELL(0.080 ns) = 17.661 ns; Loc. = LCCOMB_X30_Y13_N24; Fanout = 2; COMB Node = 'ALU:inst31|Add0~405'
        Info: 12: + IC(0.000 ns) + CELL(0.080 ns) = 17.741 ns; Loc. = LCCOMB_X30_Y13_N26; Fanout = 2; COMB Node = 'ALU:inst31|Add0~407'
        Info: 13: + IC(0.000 ns) + CELL(0.080 ns) = 17.821 ns; Loc. = LCCOMB_X30_Y13_N28; Fanout = 2; COMB Node = 'ALU:inst31|Add0~409'
        Info: 14: + IC(0.000 ns) + CELL(0.161 ns) = 17.982 ns; Loc. = LCCOMB_X30_Y13_N30; Fanout = 2; COMB Node = 'ALU:inst31|Add0~411'
        Info: 15: + IC(0.000 ns) + CELL(0.080 ns) = 18.062 ns; Loc. = LCCOMB_X30_Y12_N0; Fanout = 2; COMB Node = 'ALU:inst31|Add0~413'
        Info: 16: + IC(0.000 ns) + CELL(0.080 ns) = 18.142 ns; Loc. = LCCOMB_X30_Y12_N2; Fanout = 2; COMB Node = 'ALU:inst31|Add0~415'
        Info: 17: + IC(0.000 ns) + CELL(0.080 ns) = 18.222 ns; Loc. = LCCOMB_X30_Y12_N4; Fanout = 2; COMB Node = 'ALU:inst31|Add0~417'
        Info: 18: + IC(0.000 ns) + CELL(0.080 ns) = 18.302 ns; Loc. = LCCOMB_X30_Y12_N6; Fanout = 2; COMB Node = 'ALU:inst31|Add0~419'
        Info: 19: + IC(0.000 ns) + CELL(0.080 ns) = 18.382 ns; Loc. = LCCOMB_X30_Y12_N8; Fanout = 2; COMB Node = 'ALU:inst31|Add0~421'
        Info: 20: + IC(0.000 ns) + CELL(0.080 ns) = 18.462 ns; Loc. = LCCOMB_X30_Y12_N10; Fanout = 2; COMB Node = 'ALU:inst31|Add0~423'
        Info: 21: + IC(0.000 ns) + CELL(0.080 ns) = 18.542 ns; Loc. = LCCOMB_X30_Y12_N12; Fanout = 2; COMB Node = 'ALU:inst31|Add0~425'
        Info: 22: + IC(0.000 ns) + CELL(0.174 ns) = 18.716 ns; Loc. = LCCOMB_X30_Y12_N14; Fanout = 2; COMB Node = 'ALU:inst31|Add0~427'
        Info: 23: + IC(0.000 ns) + CELL(0.080 ns) = 18.796 ns; Loc. = LCCOMB_X30_Y12_N16; Fanout = 2; COMB Node = 'ALU:inst31|Add0~429'
        Info: 24: + IC(0.000 ns) + CELL(0.080 ns) = 18.876 ns; Loc. = LCCOMB_X30_Y12_N18; Fanout = 2; COMB Node = 'ALU:inst31|Add0~431'
        Info: 25: + IC(0.000 ns) + CELL(0.080 ns) = 18.956 ns; Loc. = LCCOMB_X30_Y12_N20; Fanout = 2; COMB Node = 'ALU:inst31|Add0~433'
        Info: 26: + IC(0.000 ns) + CELL(0.080 ns) = 19.036 ns; Loc. = LCCOMB_X30_Y12_N22; Fanout = 2; COMB Node = 'ALU:inst31|Add0~435'
        Info: 27: + IC(0.000 ns) + CELL(0.080 ns) = 19.116 ns; Loc. = LCCOMB_X30_Y12_N24; Fanout = 2; COMB Node = 'ALU:inst31|Add0~437'
        Info: 28: + IC(0.000 ns) + CELL(0.080 ns) = 19.196 ns; Loc. = LCCOMB_X30_Y12_N26; Fanout = 2; COMB Node = 'ALU:inst31|Add0~439'
        Info: 29: + IC(0.000 ns) + CELL(0.080 ns) = 19.276 ns; Loc. = LCCOMB_X30_Y12_N28; Fanout = 2; COMB Node = 'ALU:inst31|Add0~441'
        Info: 30: + IC(0.000 ns) + CELL(0.161 ns) = 19.437 ns; Loc. = LCCOMB_X30_Y12_N30; Fanout = 2; COMB Node = 'ALU:inst31|Add0~443'
        Info: 31: + IC(0.000 ns) + CELL(0.080 ns) = 19.517 ns; Loc. = LCCOMB_X30_Y11_N0; Fanout = 2; COMB Node = 'ALU:inst31|Add0~445'
        Info: 32: + IC(0.000 ns) + CELL(0.080 ns) = 19.597 ns; Loc. = LCCOMB_X30_Y11_N2; Fanout = 2; COMB Node = 'ALU:inst31|Add0~447'
        Info: 33: + IC(0.000 ns) + CELL(0.080 ns) = 19.677 ns; Loc. = LCCOMB_X30_Y11_N4; Fanout = 2; COMB Node = 'ALU:inst31|Add0~449'
        Info: 34: + IC(0.000 ns) + CELL(0.080 ns) = 19.757 ns; Loc. = LCCOMB_X30_Y11_N6; Fanout = 2; COMB Node = 'ALU:inst31|Add0~451'
        Info: 35: + IC(0.000 ns) + CELL(0.080 ns) = 19.837 ns; Loc. = LCCOMB_X30_Y11_N8; Fanout = 2; COMB Node = 'ALU:inst31|Add0~453'
        Info: 36: + IC(0.000 ns) + CELL(0.458 ns) = 20.295 ns; Loc. = LCCOMB_X30_Y11_N10; Fanout = 1; COMB Node = 'ALU:inst31|Add0~454'
        Info: 37: + IC(0.890 ns) + CELL(0.322 ns) = 21.507 ns; Loc. = LCCOMB_X31_Y9_N12; Fanout = 3; COMB Node = 'ALU:inst31|Mux3~181'
        Info: 38: + IC(1.809 ns) + CELL(0.319 ns) = 23.635 ns; Loc. = LCCOMB_X30_Y7_N6; Fanout = 1; COMB Node = 'Two_by_16_mux:inst23|out[12]~4037'
        Info: 39: + IC(1.559 ns) + CELL(0.178 ns) = 25.372 ns; Loc. = LCCOMB_X34_Y15_N4; Fanout = 1; COMB Node = 'Two_by_16_mux:inst23|out[12]~4038'
        Info: 40: + IC(0.794 ns) + CELL(0.319 ns) = 26.485 ns; Loc. = LCCOMB_X32_Y15_N12; Fanout = 1; COMB Node = 'Two_by_16_mux:inst23|out[12]~4039'
        Info: 41: + IC(0.318 ns) + CELL(0.545 ns) = 27.348 ns; Loc. = LCCOMB_X32_Y15_N16; Fanout = 7; COMB Node = 'Two_by_16_mux:inst23|out[12]~4040'
        Info: 42: + IC(3.207 ns) + CELL(0.545 ns) = 31.100 ns; Loc. = LCCOMB_X1_Y18_N20; Fanout = 1; COMB Node = 'hex2sevenseg:Hex3|C~132'
        Info: 43: + IC(1.240 ns) + CELL(3.045 ns) = 35.385 ns; Loc. = PIN_D6; Fanout = 0; PIN Node = 'Hex3_C'
        Info: Total cell delay = 11.907 ns ( 33.65 % )
        Info: Total interconnect delay = 23.478 ns ( 66.35 % )
Info: Longest tpd from source pin "Key_2" to destination pin "Hex1_F" is 25.002 ns
    Info: 1: + IC(0.000 ns) + CELL(0.874 ns) = 0.874 ns; Loc. = PIN_T22; Fanout = 22; PIN Node = 'Key_2'
    Info: 2: + IC(6.757 ns) + CELL(0.491 ns) = 8.122 ns; Loc. = LCCOMB_X31_Y15_N28; Fanout = 40; COMB Node = 'Two_by_16_mux:inst23|out[11]~3992'
    Info: 3: + IC(1.949 ns) + CELL(0.521 ns) = 10.592 ns; Loc. = LCCOMB_X32_Y12_N30; Fanout = 1; COMB Node = 'Two_by_16_mux:inst23|out[7]~4106'
    Info: 4: + IC(2.544 ns) + CELL(0.545 ns) = 13.681 ns; Loc. = LCCOMB_X31_Y15_N0; Fanout = 1; COMB Node = 'Two_by_16_mux:inst23|out[7]~4107'
    Info: 5: + IC(0.300 ns) + CELL(0.178 ns) = 14.159 ns; Loc. = LCCOMB_X31_Y15_N12; Fanout = 1; COMB Node = 'Two_by_16_mux:inst23|out[7]~4108'
    Info: 6: + IC(0.314 ns) + CELL(0.544 ns) = 15.017 ns; Loc. = LCCOMB_X31_Y15_N16; Fanout = 1; COMB Node = 'Two_by_16_mux:inst23|out[7]~4109'
    Info: 7: + IC(0.296 ns) + CELL(0.322 ns) = 15.635 ns; Loc. = LCCOMB_X31_Y15_N18; Fanout = 1; COMB Node = 'Two_by_16_mux:inst23|out[7]~4110'
    Info: 8: + IC(0.309 ns) + CELL(0.521 ns) = 16.465 ns; Loc. = LCCOMB_X31_Y15_N14; Fanout = 1; COMB Node = 'Two_by_16_mux:inst23|out[7]~4111'
    Info: 9: + IC(0.289 ns) + CELL(0.521 ns) = 17.275 ns; Loc. = LCCOMB_X31_Y15_N10; Fanout = 7; COMB Node = 'Two_by_16_mux:inst23|out[7]~4112'
    Info: 10: + IC(3.428 ns) + CELL(0.545 ns) = 21.248 ns; Loc. = LCCOMB_X1_Y21_N26; Fanout = 1; COMB Node = 'hex2sevenseg:Hex1|F~402'
    Info: 11: + IC(0.864 ns) + CELL(2.890 ns) = 25.002 ns; Loc. = PIN_D2; Fanout = 0; PIN Node = 'Hex1_F'
    Info: Total cell delay = 7.952 ns ( 31.81 % )
    Info: Total interconnect delay = 17.050 ns ( 68.19 % )
Info: th for register "Data_Memory:inst26|CPU_read_data[30]" (data pin = "SRAM_Data[14]", clock pin = "FPGA_Clock") is -4.359 ns
    Info: + Longest clock path from clock "FPGA_Clock" to destination register is 2.842 ns
        Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_A12; Fanout = 1; CLK Node = 'FPGA_Clock'
        Info: 2: + IC(0.232 ns) + CELL(0.000 ns) = 1.258 ns; Loc. = CLKCTRL_G10; Fanout = 73; COMB Node = 'FPGA_Clock~clkctrl'
        Info: 3: + IC(0.982 ns) + CELL(0.602 ns) = 2.842 ns; Loc. = LCFF_X27_Y11_N19; Fanout = 2; REG Node = 'Data_Memory:inst26|CPU_read_data[30]'
        Info: Total cell delay = 1.628 ns ( 57.28 % )
        Info: Total interconnect delay = 1.214 ns ( 42.72 % )
    Info: + Micro hold delay of destination is 0.286 ns
    Info: - Shortest pin to register delay is 7.487 ns
        Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = PIN_V8; Fanout = 1; PIN Node = 'SRAM_Data[14]'
        Info: 2: + IC(0.000 ns) + CELL(0.843 ns) = 0.843 ns; Loc. = IOC_X9_Y0_N3; Fanout = 2; COMB Node = 'SRAM_Data~1'
        Info: 3: + IC(6.231 ns) + CELL(0.413 ns) = 7.487 ns; Loc. = LCFF_X27_Y11_N19; Fanout = 2; REG Node = 'Data_Memory:inst26|CPU_read_data[30]'
        Info: Total cell delay = 1.256 ns ( 16.78 % )
        Info: Total interconnect delay = 6.231 ns ( 83.22 % )
Info: All timing requirements were met for slow timing model timing analysis. See Report window for more details.
Info: Quartus II Classic Timing Analyzer was successful. 0 errors, 0 warnings
    Info: Allocated 161 megabytes of memory during processing
    Info: Processing ended: Sun Dec 02 19:55:11 2007
    Info: Elapsed time: 00:00:13


